基于嵌入式电容基板的电源噪声抑制装置制造方法及图纸

本发明专利技术公开了基于嵌入式电容基板的电源噪声抑制装置，涉及PDN设计与测试领域。本发明专利技术包括设置于嵌入式电容式基板的VRM供电网络、FPGA芯片、负载模块、电流电压取样模块、三路模拟调理电路和SMA测试接口；嵌入式电容式基板为基于嵌入式电容的基板；电流电压取样模块将电压信号采样获得含噪取样信号和无噪取样信号，将含噪取样信号和无噪取样信号均经信号输出端输出至三路模拟调理电路中对应的采样信号输入端；三路模拟调理电路将采样信号进行两级放大后输出放大信号至SMA测试接口。本发明专利技术的基于嵌入式电容的基板能够有效抑制PDN噪声，从而有效节省电路基板的表面面积，三路模拟调理电路能够用于对PDN电流噪声的测量。

Power supply noise reduction device based on embedded capacitor substrate

The invention discloses a power supply noise suppression device based on an embedded capacitor substrate, which relates to the field of PDN design and testing. The present invention includes embedded capacitive substrate of VRM power supply network, FPGA chip, load module, voltage and current sampling module, three analog circuit and SMA test interface; embedded capacitive substrate for substrate embedded capacitor based on current voltage sampling module; the voltage signal sampling to obtain noisy sampled signal and noise free signal sampling the noisy signal, sampling and output by three analog signal output terminal to the corresponding input sampling signal conditioning circuit noise free end sampling signal conditioning circuit; the sampling signal of two amplified outputs the amplified signal to SMA three analog test interface. The substrate based on the embedded capacitor can effectively suppress the PDN noise, thereby effectively saving the surface area of the circuit substrate, and the three way analog conditioning circuit can be used for measuring the current noise of the PDN.

【技术实现步骤摘要】

本专利技术属于电源分配网络(PowerDeliveryNetwork，PDN)设计与测试领域，具体的说是将嵌入式电容用于对PDN噪声的有效抑制以及将三路模拟调理电路用于PDN电流噪声的测量。
技术介绍
数字IC进入亚微米/纳米工艺后，高速系统的时钟主频达数GHz，工作电压降低至1V以下，瞬态电流却飙升至50A/ns,引发的PDN噪声严重超标，基于目前业界流行的频域目标阻抗的PDN设计准则进行去耦，将需要少则几十多则上百的去耦电容，占去大量的电路板表面面积，提高PDN设计复杂度。另外数字芯片的供电电压越来越低，所允许的摆幅也越来越小，在加上对噪声更加敏感，基于传统的PDN测量方法直接进行电压电流噪声的测量将引入较大的测量误差。
技术实现思路
本专利技术所要达到的技术目的是利用嵌入式电容基板的较小的寄生电感的优势，大量减小高速PDN去耦所需要的分立电容数量从而节省电路板表面面积以及利用三路模拟调理电路能够用于对PDN电流噪声的测量。为实现上述目的，本专利技术通过以下技术方案来实现：基于嵌入式电容基板的电源噪声抑制装置，包括设置于嵌入式电容式基板的VRM供电网络、FPGA芯片、负载模块、电流电压取样模块、三路模拟调理电路和SMA测试接口；所述VRM供电网络的第一电压输出端输出供电电压至FPGA芯片的电压输入端，FPGA芯片的I/O口与负载模块相连接，FPGA芯片的电压输出端输出电压信号至电流电压取样模块的电压输入端；电流电压取样模块将电压信号采样获得含噪取样信号和无噪取样信号，将含噪取样信号和无噪取样信号均经信号输出端输出至三路模拟调理电路中对应的采样信号输入端；VRM供电网络的第二电压输出端输出供电电压至三路模拟调理电路的电压输入端；三路模拟调理电路将采样信号进行两级放大后输出放大信号至SMA测试接口。其中，所述嵌入式电容式基板为基于嵌入式电容的基板，所述嵌入式电容由电源层、介质层和地层组成，介质层位于电源层和地层之间；所述基板包括电源层和地层，电源层和地层之间构成嵌入式电容。其中，所述介质层由C-ply材料制成。其中，所述VRM供电网络包括电源稳压器、独立开关和第一至第四供电芯片，电源稳压器用于直接给第一供电芯片供电和通过独立开关给第二至第四供电芯片供电，第一供电芯片用于给三路模拟调理电路供电，第二至第四供电芯片用于给FPGA芯片供电。其中，所述电源稳压器提供9-12V稳压电源；第一至第四供电芯片分别为5V/3A的LTM4623、1.1V/10A的LTM4649、2.5V/5A的LTM4625和3.3V/5A的LTM4625；FPGA芯片为FPGAStratixIII芯片。其中，所述三路模拟调理电路包括前级放大电路和后级放大电路，前级放大电路包括第一至第二放大器和第一电阻至第四电阻R1-R4，后级放大电路包括第三放大器和第五电阻至第九电阻R5-R9；第一放大器的正相输入端接收电流电压取样模块输出的含噪电压采样信号VDD并与第一SMA测试接口相连接，第二放大器的正相输入端接收电流电压取样模块输出的无噪电压采样信号VCC，第一放大器的正向输入端和第二放大器的正向输入端之间设有第一电阻R1，第一放大器的反向输入端和第二放大器的反向输入端之间设有第二电阻R2，第一放大器的输出端与第二电阻R2的一端之间设有第三电阻R3，第二放大器的输出端与第二电阻R2的另一端之间设有第四电阻R4；第一放大器的输出端与第三放大器的反向输入端之间设有第六电阻R6，第二放大器的输出端与第三放大器的正向输入端之间设有第五电阻R5，第七电阻R7一端接地，另一端连接在第五电阻R5和第三放大器的正向输入端之间；第八电阻R8的一端连接在第六电阻R6和第三放大器的反向输入端之间，另一端连接在第三放大器的输出端与第九电阻R9的一端之间；第九电阻R9的另一端与第二SMA测试接口相连接；第一至第三放大器的电源端均用于接收第一供电芯片输出的电压。其中，所述第一至第三放大器均为OPA695ID，第九电阻R9的阻值为50Ohm。本专利技术与现有技术相比具有以下优点：1.本专利技术使用嵌入式电容基板能够有效抑制电源噪声，利用嵌入式电容基板的较小的寄生电感的优势，能大量减小高速PDN去耦所需要的分立电容数量从而节省电路板表面面积；2.本专利技术利用三路模拟调理电路能更加准确的测量最坏的PDN电流噪声。附图说明图1为本专利技术的电源噪声抑制装置的实现框图；图2为本专利技术的嵌入式电容结构示意图；图3为本专利技术的三路模拟调理电路原理图；图4为本专利技术电源噪声抑制装置的阻抗曲线仿真结果图；图5为本专利技术电源噪声抑制装置的仅分立电容作用下的电压噪声仿真结果图；图6为本专利技术电源噪声抑制装置的分立电容和嵌入式电容作用下的电压噪声仿真结果图；图7为本专利技术电源噪声抑制装置的优化的分立电容和嵌入式电容作用下的电压噪声仿真结果图；图8为本专利技术电源噪声抑制装置的三路模拟调理电路电流测量结果图。具体实施方式以下结合附图和具体实例，对本专利技术进行详细说明。图1为本专利技术的电源噪声抑制装置的实现框图，包括设置于嵌入式电容式基板的VRM(VoltageRegulatorModule,电压调节模组)供电网络、FPGA芯片、负载模块、电流电压取样模块、三路模拟调理电路和SMA测试接口。VRM供电网络包括电源稳压器、独立开关和第一至第四供电芯片；FPGA芯片用于产生电压噪声信号；电流电压取样模块用于对电压信号取样获得含噪取样信号和无噪取样信号；三路模拟调理电路用于接收含噪取样信号和无噪取样信号并计算得到电源噪声值，将电源噪声值输出至SMA测试接口。本专利技术的电源噪声抑制装置设计分为两个部分。第一部分利用嵌入式电容基板的较小的寄生电感的优势，大量减少高速PDN去耦所需要的分立电容数量从而节省电路板表面面积，具体原理和设计如下：对于分立电容来说，电容的谐振频点主要由其容值和寄生电感参数决定，不同的电容，容值和寄生参数不同从而谐振点不同，基于频域目标阻抗法在宽频带对PDN进行有效去耦。若使用分立电容，则需要很多不同容值的电容来使最终的阻抗满足目标阻抗，特别是在高频，将需要更多的谐振点在高频的小容值电容。但对于嵌入式电容，其容值的大小，谐振点的位置与电路板的面积、形状、过孔多少等很多因素有关。故不能凭空猜测，只能通过对具体电路板的仿真才能确定最终结果，但是基于嵌入式电容寄生电感很小将能有效地对PDN进行去耦。如图2所示，平板电容，即嵌入式电容分为三层，分别为电源层、介质层和地层，其电容量的计算公式如下：其中，C是嵌入式电容的电容量，A是平板面积，εk是平板间材料的介电常数，ε0是真空介电常数，H是平板间厚度。由上式可知，为了增大嵌入式电容的容量，对于结构已经确定的设计来说，平板面积很难增大，故只能增大平板间的介质材料的介电常数和减小板间厚度。3M公司的C-ply材料的介电常数能达到16，介质厚度能做到6mil，能够大大增大嵌入式电容量。因此，本专利技术的介质层采用能增大嵌入式电容量的C-ply材料，从而减少分立电容数量。第二部分利用三路模拟调理电路对PDN电流噪声进行测量：三路模拟调理电路的电路原理图如图4所示，包括前级放大电路和后级放大电路，两级放大电路使用的芯片均为OPA695ID。其中前级放大电路OPA695ID1和OP本文档来自技高网...

【技术保护点】
基于嵌入式电容基板的电源噪声抑制装置，其特征在于：包括设置于嵌入式电容式基板的VRM供电网络、FPGA芯片、负载模块、电流电压取样模块、三路模拟调理电路和SMA测试接口；所述VRM供电网络的第一电压输出端输出供电电压至FPGA芯片的电压输入端，FPGA芯片的I/O口与负载模块相连接，FPGA芯片的电压输出端输出电压信号至电流电压取样模块的电压输入端；电流电压取样模块将电压信号采样获得含噪取样信号和无噪取样信号，将含噪取样信号和无噪取样信号均经信号输出端输出至三路模拟调理电路中对应的采样信号输入端；VRM供电网络的第二电压输出端输出供电电压至三路模拟调理电路的电压输入端；三路模拟调理电路将采样信号进行两级放大后输出放大信号至SMA测试接口。

【技术特征摘要】
1.基于嵌入式电容基板的电源噪声抑制装置，其特征在于：包括设置于嵌入式电容式基板的VRM供电网络、FPGA芯片、负载模块、电流电压取样模块、三路模拟调理电路和SMA测试接口；所述VRM供电网络的第一电压输出端输出供电电压至FPGA芯片的电压输入端，FPGA芯片的I/O口与负载模块相连接，FPGA芯片的电压输出端输出电压信号至电流电压取样模块的电压输入端；电流电压取样模块将电压信号采样获得含噪取样信号和无噪取样信号，将含噪取样信号和无噪取样信号均经信号输出端输出至三路模拟调理电路中对应的采样信号输入端；VRM供电网络的第二电压输出端输出供电电压至三路模拟调理电路的电压输入端；三路模拟调理电路将采样信号进行两级放大后输出放大信号至SMA测试接口。2.根据权利要求1所述的基于嵌入式电容基板的电源噪声抑制装置，其特征在于：所述嵌入式电容式基板为基于嵌入式电容的基板，所述嵌入式电容由电源层、介质层和地层组成，介质层位于电源层和地层之间；所述基板包括电源层和地层，电源层和地层之间构成嵌入式电容。3.根据权利要求2所述的基于嵌入式电容基板的电源噪声抑制装置，其特征在于：所述介质层由C-ply材料制成。4.根据权利要求1-3任一所述的基于嵌入式电容基板的电源噪声抑制装置，其特征在于：所述VRM供电网络包括电源稳压器、独立开关和第一至第四供电芯片，电源稳压器用于直接给第一供电芯片供电和通过独立开关给第二至第四供电芯片供电，第一供电芯片用于给三路模拟调理电路供电，第二至第四供电芯片用于给FPGA芯片供电。5.根据权利要求4所述的基于嵌入式电容基板的电源噪声抑制装置，其特征在于：所述电源稳压器提供9-12V稳压电源；第一至第四供电芯片分别为5V/3A的LTM4623、1.1...

【专利技术属性】
技术研发人员：王振轩，边燕飞，卢立东，杨艳红，蔡萌，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：发明
国别省市：河北;13