一种半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，该半导体器件包括衬底、位于所述衬底上的半导体层以及位于所述半导体层的势垒层上的氮化镓帽层。其中，所述半导体层包括沟道层和势垒层，所述沟道层位于所述衬底上，所述势垒层位于所述沟道层上与所述沟道曾远离所述衬底的一表面接触。所述氮化镓帽层的厚度大于或等于3nm且小于或等于5.8nm。本发明专利技术的半导体器件通过采用3nm～5.8nm的氮化镓帽层结构，有效的降低铝镓氮势垒层的表面缺陷，进而避免势垒层与空气中的氧反应而引入缺陷。另一方面，氮化镓帽层和铝镓氮之间的负极化电荷，导致铝镓氮中电场的增强，缺陷中捕获的电子在高场下被释放的概率大，可降低动态电阻。

A semiconductor device and a method of manufacturing the same

The present invention provides a semiconductor device and a method for manufacturing the same. The semiconductor device includes a substrate, a semiconductor layer positioned on the substrate, and a gallium nitride cap layer located on the barrier layer of the semiconductor layer. Wherein, the semiconductor layer comprises a channel layer and a barrier layer, wherein the channel layer is located on the substrate and the barrier layer is positioned on the channel layer and is contacted with a surface that the channel has been far away from the substrate. The thickness of the gallium nitride cap layer is greater than or equal to 3nm and is less than or equal to 5.8nm. The semiconductor device of the invention adopts the 3nm to 5.8nm Gan cap structure to effectively reduce the surface defects of the gallium nitrogen barrier layer, thereby avoiding the defects of the barrier layer reacting with oxygen in the air and introducing defects. On the other hand, the negative polarization charge between the Gan cap layer and the gallium gallium nitrogen leads to the enhancement of the electric field in the gallium gallium nitrogen, and the probability of the electrons trapped in the defect is high in the high field, and the dynamic resistance can be decreased.

【技术实现步骤摘要】

本专利技术涉及半导体器件
，具体而言，涉及一种半导体器件及其制造方法。
技术介绍
第三代半导体氮化镓(GaN)的临界击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)，高达3MV/cm，因此，其电子器件能承受很高的电压。同时，氮化镓可以与其他镓类化合物半导体(III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，在异质结的界面附近，可以形成很高电子浓度的二维电子气(2DEG)沟道。这种异质结结构有效的降低了电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结基础上制成的氮化镓高电子迁移率晶体管(HEMT)能在高频率导通高电流，并具有很低的导通电阻。这些特性使氮化镓HEMT特别适用于制造高频的大功率射频器件和高耐压大电流的开关器件。由于二维电子气沟道内的电子有很高的迁移率，所以氮化镓HEMT相对于硅器件而言，开关速率大大提高。同时高浓度的二维电子气也使得氮化镓HEMT具有较高的电流密度，适用于大电流功率器件的需要。另外，氮化镓是隔离层，能工作在较高的温度。硅器件在大功率工作环境下往往需要额外的降温器件来确保其正常工作，而氮化镓无须降温器，或者对降温要求较低。因此氮化镓功率器件有利于节省空间和成本。氮化镓晶体管中，通常在栅极与漏极之间承受较高的电压，导致栅极与漏极之间靠近栅极的区域存在强电场，此处的强电场造成氮化镓器件的电流崩塌效应。电流崩塌效应表现为：在关态电压应力下部分电子被陷阱或表面态捕获，开启时被捕获的电子来不及释放导致开态电阻增加，即动态电阻大。对于氮化镓电力电子器件而言，电流崩塌效应导致器件动态电阻大，导致开关损耗大，高频下该现象越明显。陷阱位于氮化镓帽层、铝镓氮势垒层、氮化镓沟道层和氮化镓缓冲层以及各层材料之间的界面。为应对材料表面电子陷阱引起的电流崩塌效应，氮化镓HEMT一般采用SiN介质等材料覆盖器件表面的钝化工艺。钝化层(如SiN或者AlN)可以通过改善材料表面态并阻止电子在表面聚集，来降低或消除电流崩塌效应。但是，SiN钝化后缺陷，表面态减少，减小至1×1011cm-2eV-1，复合率减小导致器件的漏电流增加。
技术实现思路
有鉴于此，本专利技术提供了一种可解决上述问题的半导体器件。详细地，本专利技术提供的技术方案如下：一种半导体器件，所述半导体器件包括：衬底；位于所述衬底上的半导体层，所述半导体层包括沟道层和势垒层，所述沟道层位于所述衬底上，所述势垒层位于所述沟道层上与所述沟道层远离所述衬底的表面接触；位于所述半导体层的势垒层上的氮化镓帽层，其中，所述氮化镓帽层的厚度大于或等于3nm且小于或等于5.8nm。优选地，所述氮化镓帽层的厚度为4nm至5nm。优选地，还包括：位于所述氮化镓帽层上的源极和漏极，以及位于所述源极和漏极之间的栅极，其中，所述源极、漏极与所述半导体层欧姆接触，所述源极和栅极之间、漏极和栅极之间设置有第一绝缘介质层，所述栅极与所述氮化镓帽层之间设置有第二绝缘介质层，所述第二绝缘介质层覆盖于第一绝缘介质层之上。优选地，所述氮化镓帽层上开设有与所述栅极相匹配的开口，所述第二绝缘介质层通过所述开口延伸至所述势垒层与所述势垒层接触，所述栅极的一部分延伸至所述开口的位置与所述第二绝缘介质层接触，所述第二绝缘介质层将所述栅极与所述势垒层绝缘隔离。优选地，所述第一绝缘介质层以及所述第二绝缘介质层为氮化硅、氧化硅、氧化铝或氧化铪中的一种或多种的组合。优选地，所述半导体层包括缓冲层、沟道层和势垒层，所述缓冲层位于所述衬底上，所述沟道层位于所述缓冲层上与所述缓冲层远离所述衬底的表面接触，所述势垒层位于所述沟道层上与所述沟道层远离所述衬底的表面接触，所述沟道层和势垒层的界面处形成二维电子气层。优选地，所述势垒层为镓类化合物半导体材料或III族氮化物半导体材料。优选地，所述衬底和所述缓冲层的厚度为3μm至10μm。优选地，所述缓冲层包含多层氮化铝和/或多层铝镓氮。本专利技术还提供了一种半导体器件的制造方法，包括：提供一衬底；在所述衬底上形成沟道层；在所述沟道层上远离所述衬底的表面形成势垒层，所述沟道层和势垒层组成半导体层；在所述半导体层的势垒层上形成厚度大于或等于3nm且小于或等于5.8nm的氮化镓帽层。与现有技术相比，本专利技术实施例提供的半导体器件采用3nm～5.8nm的氮化镓帽层结构，可有效降低势垒层的表面缺陷，避免势垒层与空气中的氧反应而引入缺陷。另一方面，氮化镓帽层和铝镓氮之间的负的极化电荷，导致铝镓氮中电场的增强，缺陷中捕获的电子在高场下被释放的概率大，动态电阻降低。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。图1为本专利技术实施例提供的一种半导体器件的层级结构示意图。图2为本专利技术实施例提供的半导体器件关断时的漏电流随漏源电压变化的曲线。图3为本专利技术实施例提供的半导体器件中氮化镓帽层的厚度对电阻增加值影响的参数表。图4(a)为本专利技术实施例提供的不同氮化镓帽层厚度的能带图。图4(b)为本专利技术实施例提供的不同氮化镓帽层厚度的电子浓度。图4(c)为本专利技术实施例提供的不同氮化镓帽层厚度的空穴浓度。图4(d)为本专利技术实施例提供的不同氮化镓帽层厚度方块电阻相对于氮化镓帽层厚度为2.4nm时方块电阻的增加的百分比。图5为本专利技术实施例提供的另一种半导体器件的层级结构示意图。图标：100-半导体器件；101-衬底；102-半导体层；1021-缓冲层；1022-沟道层；1023-势垒层；10211-二维电子气层；103-氮化镓帽层；104-源极；105-漏极；106-栅极；107-第一绝缘介质层；108-第二绝缘介质层。具体实施方式下面将结合本专利技术实施例中附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本专利技术实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本专利技术的实施例的详细描述并非旨在限制要求保护的本专利技术的范围，而是仅仅表示本专利技术的选定实施例。基于本专利技术的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本专利技术的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。实施例一图1示出了本专利技术实施例提供的半导体器件100。该半导体器件100包括衬底101、半导体层102、氮化镓帽层103。本专利技术实施例提供的半导体器件100可以是，但不限于，氮化镓器件。在本实施例中，衬底101可以由蓝宝石(sapphire)、碳化硅(SiC)、氮化硅(GaN)、硅(Si)或者本领域的技术人员公知的任何其他本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，所述半导体器件包括：衬底；位于所述衬底上的半导体层；位于所述半导体层的势垒层上的氮化镓帽层，其中，所述氮化镓帽层的厚度大于或等于3nm且小于或等于5.8nm。

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：衬底；位于所述衬底上的半导体层；位于所述半导体层的势垒层上的氮化镓帽层，其中，所述氮化镓帽层的厚度大于或等于3nm且小于或等于5.8nm。2.根据权利要求1所述的半导体器件，其特征在于，所述氮化镓帽层的厚度为4nm至5nm。3.根据权利要求1所述的半导体器件，其特征在于，还包括：位于所述氮化镓帽层上的源极和漏极，以及位于所述源极和漏极之间的栅极，其中，所述源极、漏极与所述半导体层欧姆接触，所述源极和栅极之间、漏极和栅极之间设置有第一绝缘介质层，所述栅极与所述氮化镓帽层之间设置有第二绝缘介质层，所述第二绝缘介质层覆盖于第一绝缘介质层之上。4.根据权利要求3所述的半导体器件，其特征在于，所述氮化镓帽层上开设有与所述栅极相匹配的开口，所述第二绝缘介质层通过所述开口延伸至所述势垒层与所述势垒层接触，所述栅极的一部分延伸至所述开口的位置与所述第二绝缘介质层接触，所述第二绝缘介质层将所述栅极与所述势垒层绝缘隔离。5.根据权利要求3或4所述的半导体器件，其特征...

【专利技术属性】
技术研发人员：邓光敏，裴轶，
申请(专利权)人：苏州捷芯威半导体有限公司，
类型：发明
国别省市：江苏;32