半导体器件及其制造方法技术

一种半导体器件及其制造方法，所述方法包括：提供半导体衬底；在半导体衬底上形成栅极结构；在栅极结构两侧的半导体衬底上形成外延衬底层；在栅极结构的侧壁上形成硬掩膜侧壁层；以硬掩膜侧壁层为掩膜，刻蚀外延衬底层和半导体衬底，在栅极结构两侧形成沟槽；在沟槽内形成应力层。本发明专利技术将外延衬底层作为PMOS器件衬底的一部分，使PMOS器件衬底被抬高且可以通过调节外延衬底层的厚度以控制衬底被抬高的高度，从而在保证对PMOS沟道区施加压应力以提高空穴迁移率的同时，减少形成沟槽的刻蚀工艺对靠近栅极底部的氧化层的损耗，从而避免了栅极结构和源、漏区之间的短路问题，进而提高半导体器件的性能。

Semiconductor device and method of manufacturing the same

A semiconductor device and its manufacturing method, the method includes: providing a semiconductor substrate; a gate structure is formed on a semiconductor substrate; forming an epitaxial layer on a semiconductor substrate on both sides of the gate structure on the substrate; forming a hard mask layer on the side wall of the side wall of the gate structure; the side wall of the hard mask layer as a mask. The etching substrate epitaxial layer and the semiconductor substrate, a trench is formed in the two sides of the gate structure is formed in the groove; stress layer. The epitaxial substrate layer as a part of the PMOS device substrate, the substrate PMOS device is elevated and can adjust the thickness of the epitaxial substrate to control substrate by elevation height, so that the applied compressive stress to improve the hole mobility of PMOS and the channel region, forming a trench etching process to reduce the loss near the gate oxide layer on the bottom, so as to avoid the leakage of short circuit between the gate and source region structure, and improve the performance of semiconductor devices.

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，晶体管的尺寸也越来越小、操作速度越来越快，因此，半导体制造工艺对晶体管性能的要求也越来越高。载流子的迁移率是影响晶体管性能的主要因素之一，有效提高载流子迁移率成为了晶体管器件制造工艺的重点之一。在互补金属氧化物半导体场效应晶体管(CMOS)器件的制造技术中，普遍将P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)分开处理，例如，在PMOS器件的制造方法中，外延生长锗硅(EPISiGe)技术通过在PMOS器件的源漏(S/D)区形成锗硅(SiGe)应力层，能对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS器件应力工程的主要技术之一。而在NMOS器件中则形成能提供拉应力的应力层以提高电子迁移率。但是，现有技术形成的PMOS器件的性能提高有限，工艺制程窗口小，产品良率受限。
技术实现思路
本专利技术解决的问题是提供一种半导体器件及其制造方法，提高半导体器件的性能和产品良率。为解决上述问题，本专利技术提供一种半导体器件的制造方法。包括如下步骤：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底上形成外延衬底层；在所述外延衬底层、栅极结构和半导体衬底上保形覆盖一层硬掩膜层；刻蚀所述硬掩膜层，在所述栅极结构的侧壁上形成硬掩膜侧壁层；以所述硬掩膜侧壁层为掩膜，刻蚀所述外延衬底层和半导体衬底，在所述栅极结构两侧形成沟槽；在所述沟槽内形成应力层。可选的，所述半导体器件为PMOS，所述沟槽的形状为Sigma形状。可选的，所述外延衬底层的材料为硅。可选的，形成所述外延衬底层的方法为化学气相沉积外延生长法。可选的，形成所述外延衬底层的化学气相沉积外延生长法中，工艺温度为500℃至950℃，工艺时间为10s至11000s，反应室气压为5Torr至1000Torr，外延形成所述外延衬底层的预处理气体为氢气，外延形成所述外延衬底层的反应气体为氯化氢、二氯二氢硅、硅烷中的一种气体或多种构成的混合气体。可选的，所述外延衬底层的厚度为至可选的，所述硬掩膜层的材料为氮化硅。可选的，所述硬掩膜层的厚度为至可选的，所述应力层的材料为锗硅材料或含硼的锗硅材料。可选的，形成所述应力层的方法为化学气相沉积外延生长法。可选的，形成所述应力层的化学气相沉积外延生长法中，工艺温度为500℃至950℃，工艺时间为10s至11000s反应室气压为5Torr至1000Torr，外延形成所述应力层的预处理气体为氢气，外延形成所述应力层的反应气体为氯化氢、二氯二氢硅、硅烷或乙硼烷中的一种气体或多种构成的混合气体。可选的，所述应力层的厚度为至可选的，在所述栅极结构两侧形成沟槽的步骤包括：以所述硬掩膜侧壁层为掩膜，采用第一刻蚀工艺，依次刻蚀所述外延衬底层和半导体衬底，在所述栅极结构两侧的外延衬底层和半导体衬底内形成初始开口；采用第二刻蚀工艺刻蚀所述初始开口，在所述栅极结构两侧的外延衬底层和半导体衬底内形成沟槽。可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺，所述第二刻蚀工艺为各向异性的湿法刻蚀工艺。本专利技术还提供一种半导体器件结构，包括：半导体衬底；位于半导体衬底上的栅极结构；位于所述栅极结构两侧的半导体衬底上的外延衬底层，所述外延衬底层的厚度小于所述栅极结构的高度；位于所述栅极结构侧壁上的硬掩膜侧壁层，所述硬掩膜侧壁层位于所述外延衬底层上方；位于所述外延衬底层和半导体衬底中的应力层。可选的，所述半导体器件还包括位于所述半导体衬底内的隔离结构，所述应力层位于所述隔离结构与所述栅极结构之间。可选的，所述外延衬底层的材料为硅，所述应力层的材料为锗硅或锗硅硼。可选的，所述外延衬底层的厚度为至可选的，所述应力层的厚度为至可选的，所述硬掩膜侧壁层的材料为氮化硅。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在栅极结构两侧的半导体衬底上形成外延衬底层，所述外延衬底层作为PMOS器件的衬底的一部分，使PMOS器件的衬底被抬高，且可以通过调节所述外延衬底层的厚度以控制PMOS器件衬底被抬高的高度，在所述栅极结构的侧壁上形成硬掩膜侧壁层，以所述硬掩膜侧壁层为掩膜刻蚀所述外延衬底层和半导体衬底，在所述栅极结构两侧形成Sigam形状的沟槽，在形成所述沟槽的工艺过程中，所述硬掩膜侧壁层底部的外延衬底层被保留，从而使形成的沟槽顶部的开口尺寸变小，相应的，靠近所述外延衬底层的沟槽侧壁与所述衬底表面的夹角变小，从而减少了形成所述Sigam形状的沟槽的刻蚀工艺对靠近栅极底部的氧化层的损耗，避免了栅极结构和两侧源、漏区之间的短路问题，因此，在向所述沟槽内形成应力层后，可以进一步提高所述应力层对PMOS结构沟道区施加压应力的效果，进而提高半导体器件的性能。附图说明图1至图4是现有技术半导体器件的制造方法各步骤对应结构示意图；图5至图17是本专利技术半导体器件的制造方法一实施例中各步骤对应结构示意图。具体实施方式参考图1至图4，在现有技术半导体制造过程中，半导体器件的形成工艺包括以下步骤：提供包括NMOS区域Ⅰ和PMOS区域Ⅱ的半导体衬底100(如图1所示)，在所述NMOS区域Ⅰ和PMOS区域Ⅱ的半导体衬底100表面分别形成有栅极结构110(如图1所示)，在所述半导体衬底100和栅极结构110上保形覆盖一层介质层120(如图1所示)；在所述半导体衬底100上形成图形化的第一掩膜层130(如图2所示)，所述图形化的掩膜层130覆盖所述NMOS区域Ⅰ，以所述图形化的掩膜层130为掩膜，通过刻蚀工艺在所述PMOS区域Ⅱ栅极结构110两侧的半导体衬底100内形成沟槽140(如图2所示)，在所述PMOS区域Ⅱ的栅极结构110侧壁表面形成侧墙121，所述沟槽140的形状为Sigma形状；在所述沟槽140内填充应力层150(如图3所示)；在所述半导体衬底100上形成图形化的第二掩膜层160(如图4所示)，所述图形化的第二掩膜层140覆盖所述PMOS区域Ⅱ，以所述图形化的第二掩膜层160为掩膜，刻蚀所述NMOS区域Ⅰ半导体衬底100表面和栅极结构110顶部的介质层120，在所述NMOS区域Ⅰ的栅极结构110侧壁表面形成侧墙121；后续再通过离子注入工艺以形成半导体器件。现有技术通过刻蚀所述PMOS区域Ⅱ的介质层120(如图1所示)和半导体衬底100以形成Sigma形状的沟槽140(如图2所示)，所述Sigma形状的沟槽140顶部的开口尺寸较大，相应的，靠近所述半导体衬底100的沟槽140侧壁与所述半导体衬底100表面的夹角较大，因此在对所述半导体衬底100进行刻蚀以形成所述Sigma形状的沟槽140时，容易对靠近所述栅极结构110底部的氧化层的造成损耗，从而导致所述栅极结构110和源、漏区(未图示)之间的短路，进而降低了半导体器件的性能。为了解决所述技术问题，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底上形成外延衬底层；在所述外延衬底层、栅极结构和半导体衬底上保形覆盖一层硬掩膜层；刻蚀所述硬掩膜本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底上形成外延衬底层；在所述外延衬底层、栅极结构和半导体衬底上保形覆盖一层硬掩膜层；刻蚀所述硬掩膜层，在所述栅极结构的侧壁上形成硬掩膜侧壁层；以所述硬掩膜侧壁层为掩膜，刻蚀所述外延衬底层和半导体衬底，在所述栅极结构两侧形成沟槽；在所述沟槽内形成应力层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底上形成外延衬底层；在所述外延衬底层、栅极结构和半导体衬底上保形覆盖一层硬掩膜层；刻蚀所述硬掩膜层，在所述栅极结构的侧壁上形成硬掩膜侧壁层；以所述硬掩膜侧壁层为掩膜，刻蚀所述外延衬底层和半导体衬底，在所述栅极结构两侧形成沟槽；在所述沟槽内形成应力层。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件为PMOS，所述沟槽的形状为Sigma形状。3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述外延衬底层的材料为硅。4.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述外延衬底层的方法为化学气相沉积外延生长法。5.如权利要求4所述的半导体器件的制造方法，其特征在于，形成所述外延衬底层的化学气相沉积外延生长法中，工艺温度为500℃至950℃，工艺时间为10s至11000s，反应室气压为5Torr至1000Torr，外延形成所述外延衬底层的预处理气体为氢气，外延形成所述外延衬底层的反应气体为氯化氢、二氯二氢硅、硅烷中的一种气体或多种构成的混合气体。6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述外延衬底层的厚度为至7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述硬掩膜层的材料为氮化硅。8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述硬掩膜层的厚度为至9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力层的材料为锗硅材料或含硼的锗硅材料。10.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述应力层的方法为化学气相沉积外延生长法。11.如权利要求10所述的半导体器件的制造方法，其特征在于，形成所述应力层的化学气相沉积外延生长法中，...

【专利技术属性】
技术研发人员：徐长春，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11