半导体器件制造技术

本公开涉及半导体器件。在一个实施例中，一种半导体器件包括基于III族氮化物的增强型高电子迁移率晶体管，其包括漏极、栅极、阻挡层、沟道层以及布置在沟道层上并且与沟道层之间形成能够支持二维电子气(2DEG)的异质结的阻挡层。阻挡层的厚度和组成中的任一项被配置为与沟道区域外部的2DEG密度相比减小沟道区域中的2DEG密度，其中沟道区域布置在栅极下方并且延伸超越漏极侧栅极边缘达距离d。

semiconductor device

The invention relates to a semiconductor device. In one embodiment, a semiconductor device includes a III based nitride enhanced high electron mobility transistor, which comprises a drain, gate, barrier layer, channel layer and arranged on the channel layer and between the channel layer is formed to support two-dimensional electron gas (2DEG) barrier layer heterogeneity node. The thickness and composition of the barrier layer in any configured channel region and the external 2DEG density is reduced compared to the channel region of the 2DEG density, which is arranged in the channel region under the gate and extends beyond the drain side gate edge distance of D.

【技术实现步骤摘要】

技术介绍
迄今为止，在电力电子应用中使用的晶体管通常使用硅(Si)半导体材料制造。用于电力应用的常见的晶体管器件包括SiSi功率MOSFET和硅绝缘栅双极晶体管(IGBT)。最近，已经考虑碳化硅(SiC)功率器件。现在，诸如氮化镓(GaN)器件之类的III族氮化物半导体器件作为具有吸引力的候选者应运而生，其承载大电流、支持高电压并且提供非常低的导通电阻和快速的开关时间。
技术实现思路
在一个实施例中，一种半导体器件包括基于III族氮化物的增强型高电子迁移率晶体管，其包括漏极、栅极、阻挡层、沟道层和布置在沟道层上与沟道层之间形成异质结的阻挡层。阻挡层的厚度和组成中的至少一项被配置为与沟道区域外部的2DEG密度相比减小在沟道区域中的2DEG密度，其中沟道区域被布置在栅极下方并且延伸超过漏极侧栅极边缘达距离d。在一个实施例中，一种半导体器件包括基于III族氮化物的耗尽型高电子迁移率晶体管，其包括栅极区域和从栅极区域延伸到源极和漏极的进入区域、沟道层和布置在沟道层上的阻挡层。阻挡层的厚度和组成中的至少一项被配置为在沟道区域中减小沟道层和阻挡层之间的界面处形成的二维电子气(2DEG)的密度以及在栅极下方的沟道表面区域外部的进入区域中增加二维电子气(2DEG)的密度。沟道区域被布置在栅极下方并且延伸超过漏极侧栅极边缘达距离d。在一个实施例中，一种基于III族氮化物的增强型高电子迁移率晶体管包括栅极、包含GaN的沟道层和布置在沟道层上的阻挡层。阻挡层包括第一子层和第二子层，第一子层包括在栅极下方沟道区域中不连续的AlxGa(1-x)N，第二子层包括从源极到漏极连续的AlxGa(1-x)N，其中y>z，栅极被布置在源极和漏极之间。包括AlN的夹层在除栅极下方的沟道表面区域以外的区域中被布置在沟道层和阻挡层之间。夹层在栅极下方的沟道表面区域中是不连续的。附图说明附图的元件不一定相对于彼此成比例。同样的附图标记指示对应的相似部分。各个图示的实施例的特征可以组合除非它们互相排斥。在附图中描绘并且在之后的说明书中详细说明实施例。图1图示了半导体器件。图2图示了基于III族氮化物的增强型高电子迁移率晶体管。图3图示了基于III族氮化物的增强型高电子迁移率晶体管。图4图示了基于III族氮化物的增强型高电子迁移率晶体管。图5图示了基于III族氮化物的增强型高电子迁移率晶体管。图6图示了基于III族氮化物的耗尽型高电子迁移率晶体管。图7图示了基于III族氮化物的耗尽型高电子迁移率晶体管。图8图示了基于III族氮化物的耗尽型高电子迁移率晶体管。具体实施方式在下面的详细描述中，参考附图，附图形成本文的一部分并且在附图中通过图示的方式示出了可以实践本专利技术的特定实施例。就这一点而言，诸如“顶部”、“底部”、“前”、“后”、“头”、“尾”等方向术语参考所描述的附图的方位而使用。因为实施例的部件可以以多种不同方位来定位，所以方向术语用于图示目的而绝非限制。应当理解，可以采用其他实施例，并且在不脱离本专利技术的范围的情况下作出逻辑或结构变化。以下详细描述不应当以限制的意义理解，并且本专利技术的范围由随附权利要求书限定。下面将解释多个实施例。在这种情况下，相同的结构特征由图中相同或相似的附图标记来标识。在本说明书的上下文中，“横向”或“横向方向”应当被理解为与半导体材料或半导体载体的横向延伸大致平行的方向或范围。横向方向因此大致平行于这些表面或侧面延伸。相比之下，术语“垂直”或“垂直方向”被理解为与这些表面或侧面大致垂直的的方向并且因此大致垂直于横向方向。垂直方向因此在半导体材料或半导体载体的厚度方向上延伸。如在本说明书中使用的，术语“耦合”或“电耦合”不意味着元件必须直接接触，可以在“耦合”或“电耦合”元件之间提供中介元件。如在本说明书中使用的，当一个元件(诸如层、区域或衬底)被称为在另一元件“上”或延伸到另一元件“上”，它可以直接在另一元件上或直接延伸到另一元件或者也可以存在中介元件。相比之下，当一个元件被称为直接在另一元件“上”或直接延伸到另一元件“上”时，不存在中介元件。如在本说明书中使用的，当一个元件被称为被“连接”或“耦合”到另一元件时，它可以被直接连接或耦合到另一元件或者可以存在中介元件。相比之下，当一个元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中介元件。诸如高电压耗尽型晶体管的耗尽型器件具有负的阈值电压，这意味着它可以在零栅压传导电流。这些器件是常开的。诸如低电压增强型晶体管的增强型器件具有正的阈值电压，这意味着它在零栅压不能传导电流并且是常关的。如在这里使用的，诸如高电压耗尽型晶体管的“高电压器件”是针对高电压开关应用优化的电子器件。也就是说，当晶体管在关断状态时，它能够阻挡高电压，诸如300V或更高，或者大约600V或更高，或者大约1200V或更高，并且当晶体管在开启状态时，它在它被使用的应用中具有足够低的导通电阻(RON)，即，当大量电流流过器件时，它具有足够低的传导损耗。高电压器件至少能够阻挡等于高电压电源的电压或它被使用的电路中的最高电压。高电压器件可能能够阻挡300V、600V、1200V或应用要求的其他合适的阻挡电压。如在这里使用的，诸如低电压增强型晶体管的“低电压器件”是能够阻挡诸如0V到Vlow之间的低电压但是不能阻挡高于Vlow的电压的电子器件。Vlow可能是大约10V、大约20V、大约30V、大约40V、80V、100V、200V以及高达但不包括300V或在大约5V和50V之间，诸如在大约10V和30V之间。如在这里使用的，“III族氮化物”指代包括氮元素(N)或至少一种III族元素的化合物半导体，III族元素包括：铝(Al)、镓(Ga)、铟(In)和硼(B)并且包括但不限于其任意合金，例如诸如氮化铝镓AlxGa(1-x)N、氮化铟镓InyGa(1-y)N、氮化铝铟镓AlxInyGa(1-x-y)N、氮化磷化镓砷GaAsaPbN(1-a-b)和氮化磷化铝铟镓砷AlxInyGa(1-x-y)AsaPbN(1-a-b)。氮化铝镓和AlGaN指代由化学式AlxGa(1-x)N描述的合金，其中0<x<1。图1图示了包括基于III族氮化物高电子迁移率晶体管(HEMT)11的半导体器件10，该HEMT11具体为常关型的基于III族氮化物的增强型高电子迁移率晶体管11。基于III族氮化物的高电子迁移率晶体管可以是高电压器件。基于III族氮化物的高电子迁移率晶体管包括栅极12、沟道层13、布置在沟道层13上的阻挡层14和布置在沟道层13和阻挡层14之间的在除栅极12下方以外的区域中的夹层15。在栅极是肖特基栅极的实施例中，栅极12布置在阻挡层14上。在一些实施例中，栅极是隔离栅极，其中电介质被插入在栅极电极和阻挡层之间。在一些实施例中，诸如p型掺杂GaN层之类的p型掺杂III族氮化物层被设置在阻挡层和栅极电极之间。在栅极和阻挡层之间包括p型掺杂III族氮化物材料层的器件可以是增强型晶体管或常开型晶体管，即，具有正的阈值电压的晶体管。在栅极12下方，阻挡层14与沟道层13直接接触。在除栅极12下方以外的区域中，诸如与栅极12横向相邻的区域16，夹层15布置在沟道层13和阻挡层14之间的界面17处。夹本文档来自技高网...

【技术保护点】
一种半导体器件，包括：基于III族氮化物的增强型高电子迁移率晶体管，包括：漏极；栅极；沟道层；以及阻挡层，被布置在所述沟道层上，与所述沟道层之间形成异质结；其中所述阻挡层的厚度和组成中的至少一项被配置为与所述沟道区域的外部的2DEG密度相比减小在沟道区域中的2DEG密度，其中所述沟道区域被布置在所述栅极下方并且延伸超越漏极侧栅极边缘达距离d。

【技术特征摘要】
2015.10.28 DE 102015118440.01.一种半导体器件，包括：基于III族氮化物的增强型高电子迁移率晶体管，包括：漏极；栅极；沟道层；以及阻挡层，被布置在所述沟道层上，与所述沟道层之间形成异质结；其中所述阻挡层的厚度和组成中的至少一项被配置为与所述沟道区域的外部的2DEG密度相比减小在沟道区域中的2DEG密度，其中所述沟道区域被布置在所述栅极下方并且延伸超越漏极侧栅极边缘达距离d。2.根据权利要求1所述的半导体器件，还包括在除所述沟道区域以外的区域中布置在所述沟道层和所述阻挡层之间的夹层。3.根据权利要求1所述的半导体器件，其中所述阻挡层包括第一子层和第二子层，所述第一子层包括在所述沟道区域中不连续的AlyGa(1-y)N，所述第二子层包括从源极到所述漏极连续的AlzGa(1-z)N，所述栅极被布置在所述源极和所述漏极之间。4.根据权利要求3所述的半导体器件，其中y>z。5.根据权利要求3或权利要求4所述的半导体器件，还包括从所述栅极区域向所述源极延伸并从所述栅极区域向所述漏极延伸的进入区域，其中所述第二子层在所述栅极下方的所述沟道表面区域的外部的所述进入区域中被布置在所述第一子层上并且与所述沟道区域中的所述沟道层直接接触。6.根据权利要求3到5中任一项所述的半导体器件，其中所述栅极包括直接布置在所述第二子层上的p型掺杂III族氮化物层。7.根据权利要求6所述的半导体器件，其中所述栅极还包括布置在所述p型掺杂III族氮化物层上的栅极金属层。8.根据权利要求7所述的半导体器件，还包括部分布置在所述栅极金属层和所述p型掺杂III族氮化物层上并且在朝向所述漏极的方向上延伸的场板。9.根据权利要求1到8中任一项所述的半导体器件，还包括具有漏极侧倾斜侧面的栅极凹陷。10.一种半导体器件，包括：基于III族氮化物的耗尽型高电子迁移率晶体管，包括：栅极区域和从所述栅极区域延伸到源极和漏极的进入区域；沟道层，和布置在所述沟道层上的阻挡层，其中所述阻挡层的厚度和组成中的至少一项被配置为在沟道区域中减小在所述沟道层和所述阻挡层之间的界面处形成的二维电子气的密度以及在所述沟道区域外部的所述进入区域中增加在所述沟道层和所述阻挡层之间的界面处形成的二维电子气的密度，其中所述沟道区域被布置在所述栅极下方并且延伸超过漏极侧栅极边缘达距离d。11.根据权利要求10所述的半导体器件，其中所述阻挡层的组成在横向上变化使得在所述沟道层和所述阻挡层之间的所述界面处形成的2D...

【专利技术属性】
技术研发人员：G·库拉托拉，O·黑伯伦，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利;AT