一种性能可精确控制多核多线程处理器制造技术

技术编号:15287006 阅读:60 留言:0更新日期:2017-05-10 00:47
一种性能可精确控制多核多线程处理器,包括OS级配置及监控接口、性能记录寄存器组、硬件级监管线程处理核、资源记录寄存器组、线程上下文寄存器、中心控制单元和共享的处理器硬件;本实用新型专利技术的有益效果:(1)性能记录寄存器组N个、资源记录寄存器组N个、硬件级监管线程处理核1个,均是多核多线程处理器的新体系结构、微体系结构、运行机制的设计,实现对多线程性能和资源配置的显式调控和精确控制。(2)HLST的OS级配置及监控接口,为系统协同设计预留接口,有效克服一般多核多线程处理器上普遍存在的硬件上的“重总体、轻个体”问题和OS级调度的“黑盒”效应。

【技术实现步骤摘要】

本技术涉及一种多核多线程(multi-coremulti-threading)处理器技术,特别涉及性能可精确控制的多核多线程处理器技术。该技术属于计算机系统设计领域,用于对多核多线程计算机系统、特别是多核多线程处理器的硬件资源的显式调控和线程性能的精确控制。具体应用领域是多核多线程计算机系统、特别是对线程性能、实时性、确定性要求较高的多核多线程计算机系统结构设计,包括对应OS级的资源分配和线程性能控制等功能的设计和实现。
技术介绍
计算机系统已进入片上多线程(CMT)架构时代,即多核多线程(multi-coremulti-threading)处理器时代。多个线程在处理器内部同时运行,竞争并共享处理器内部的各种资源,用线程级并行(TLP)克服单线程运行时指令级并行(ILP)相对不足的缺点,提高计算机系统的整体处理能力和资源利用率。CMT的架构形式包括片上多处理器(CMP)、同时多线程(SMT)或二者的混合体。与操作系统(OS)通过时间片调度实现的并发(concurrency)机制不同,CMT是硬件上、时间上的物理并行,多个线程同时在片运行,“竞争式共享”处理器内部及整个计算机系统的各类资源,这使得系统吞吐率(throughput)和资源利用率显著提升。然而,多个线程对处理器内部资源的竞争存在很大的盲目性,线程间存在相互干扰、耦合甚至恶性竞争现象,即使进入处理器内部也是走走停停,而不是一路畅行,容易导致线程的饥饿和停滞、资源滥用、优先级颠倒、实时性被破坏、服务质量(QoS)降低等不良后果,严重影响计算机系统的可预测性和可控制性,整体性能也随之降低。此外,各线程的最坏运行时间(WCET)难以分析和估测,形成确定性问题,这对实时计算、特别是硬实时计算(HRT)来说是危险甚至致命的。究其原因,可归纳为以下三方面:(1)硬件级措施的“重总体、轻个体”:多核多线程处理器的设计和实现,靠片上硬件逻辑实现的资源分配和线程调度策略通常比较简单,在灵活性和适应性方面先天不足,一般是追求系统整体性能和资源利用率的提升,对各个线程的性能和资源需求的不断变化、资源的效率、公平和占用均衡度、线程间互相干扰、恶性竞争等方面则鲜有监督和控制机制。(2)OS级调度的“黑盒”效应:OS对多线程的性能管理止步于将选定的线程或线程组合调度到处理器上运行,对多核多线程处理器的片上资源如何分配、各个线程的片内实际运行状态等方面则难以监控和管理。(3)系统级综合设计的缺失:缺少针对多核多线程处理器上同时运行的多个线程的性能和资源分配的系统级的监测和控制机制和方法,缺少相关的系统级协同设计。综上,多核多线程虽然带来计算性能的大幅提升,但迄今仍缺少对多线程性能及资源占用进行精确控制的方法、设计和实现。
技术实现思路
本技术是针对一般多核多线程处理器上述的不足之处,提供一种性能可精确控制的多核多线程处理器设计,解决目前多核多线程处理器上线程性能难以控制的问题。为实现线程性能的精确控制,本技术采取如下设计:该多核多线程处理器包括OS级配置及监控接口、性能记录寄存器组、硬件级监管线程处理核、资源记录寄存器组、线程上下文寄存器、中心控制单元和共享的处理器硬件;其中OS级配置及监控接口的输入输出接口连接硬件级监管线程处理核的输入输出接口,性能记录寄存器组的输入输出接口连接硬件级监管线程处理核的输入输出接口,资源记录寄存器组的输入输出接口连接硬件级监管线程处理核的输入输出接口,硬件级监管线程处理核的输入输出接口连接中心控制单元的输入输出接口,线程上下文寄存器的输入输出接口连接中心控制单元的输入输出接口,共享的处理器硬件的输入输出接口连接中心控制单元的输入输出接口。所述的性能记录寄存器组为N个,能够实时监测并记录同时运行的各线程的各项性能指标,包括提交的指令数、IPC、访存数量、cache访问和失效数量、I/O操作数量及平均等待时间;每个线程设置一组性能记录寄存器,专门监测并记录该线程的各项性能指标,当线程被OS调度进入处理器时,对应的性能记录寄存器组即被初始化,伴随该线程运行的同时,对应性能寄存器组的各项内容不断更新,直到该线程被调度出处理器为止;性能记录寄存器组的内容更新是由该线程对应的运行过程通过触发硬件级监管线程处理核及上面运行的HIST计算完成,不占用运行该线程的处理核的处理能力,且无需OS及应用软件干预,保证既有多处理核的处理能力不受影响和对于应用程序的透明性。所述的资源记录寄存器组为N个,能够实时监测并记录同时运行的各线程的资源分配和使用情况,包括重命名寄存器的分配占比及实时占用数量、主存分配占比及占用量、cache的分配占比、I/O操作的机会占比;每个线程有一组资源记录寄存器,专门监测并记录该线程的资源分配和使用情况,当线程被OS调度进入处理器时,对应的资源记录寄存器组即被初始化,伴随该线程运行的同时,对应资源寄存器组的各项内容不断更新,直到该线程被调度出处理器为止;资源记录寄存器组的内容更新是由该线程对应的运行过程通过触发硬件级监管线程处理核及上面运行的HIST计算完成,不占用运行该线程的处理核的处理能力,且无需OS及应用软件干预,保证既有多处理核的处理能力不受影响和对于应用程序的透明性。所述的硬件级监管线程处理核为1个,硬件级监管线程处理核针对普通用户为隐含式的,运行专门开辟的硬件级性能管理线程,即HLST,实时或周期性读取、计算及更新各线程的性能记录寄存器组及资源记录寄存器组的相关内容,根据各线程的性能需求及实际运行状况,调整关键资源配比,实现性能的精确控制,HIST是硬件级隐含线程,运行于硬件级监管线程处理核之上,对OS及应用程序透明;用户可通过OS级配置及监控接口对各个线程的目标性能及资源需求进行初始化设置和在线调整,对实时性能和资源情况进行监控。所述的OS级配置及监控接口为1个,用于执行供OS调用的特权指令(previlegeinstruction),对各线程性能记录寄存器组和资源记录寄存器组的内容进行读取和部分设置,在此基础上,OS可通过该接口设计并提供若干例程,提供给系统级资源分配和性能管理程序调用,允许用户根据应用程序的实际需要对各线程性能和资源分配和使用情况进行预设和实时监管。这种架构为OS提供了足够的设计空间,允许其更大程度上直接参与多核多线程处理器内部的资源分配和线程性能管理,且实现了对用户级应用程序完全透明。本技术的有益效果:(1)性能记录寄存器组N个、资源记录寄存器组N个、硬件级监管线程处理核1个,均是多核多线程处理器的新体系结构、微体系结构、运行机制的设计,实现对多线程性能和资源配置的显式调控和精确控制。(2)HLST的OS级配置及监控接口,为系统协同设计预留接口,有效克服一般多核多线程处理器上普遍存在的硬件上的“重总体、轻个体”问题和OS级调度的“黑盒”效应。附图说明图1.N线程性能可精确控制的多核多线程处理器的逻辑框图;图2.16线程性能可精确控制的多核多线程处理器的逻辑框图。具体实施方式图1是N线程性能可精确控制的多核多线程处理器的逻辑框图,其结构包括两大部分及二者间的通用互联总线:1)性能精确控制逻辑部分,具体包括性能记录寄存器组N个,资源记录寄存器组N个,硬件级监管线程处理核本文档来自技高网
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【技术保护点】
一种性能可精确控制多核多线程处理器,其特征在于:包括OS级配置及监控接口、性能记录寄存器组、硬件级监管线程处理核、资源记录寄存器组、线程上下文寄存器、中心控制单元和共享的处理器硬件;其中OS级配置及监控接口的输入输出接口连接硬件级监管线程处理核的输入输出接口,性能记录寄存器组的输入输出接口连接硬件级监管线程处理核的输入输出接口,资源记录寄存器组的输入输出接口连接硬件级监管线程处理核的输入输出接口,硬件级监管线程处理核的输入输出接口连接中心控制单元的输入输出接口,线程上下文寄存器的输入输出接口连接中心控制单元的输入输出接口,共享的处理器硬件的输入输出接口连接中心控制单元的输入输出接口;所述的性能记录寄存器组为N个,能够实时监测并记录同时运行的各线程的各项性能指标,包括提交的指令数、IPC、访存数量、cache访问和失效数量、I/O操作数量及平均等待时间;每个线程设置一组性能记录寄存器,专门监测并记录该线程的各项性能指标,当线程被OS调度进入处理器时,对应的性能记录寄存器组即被初始化,伴随该线程运行的同时,对应性能寄存器组的各项内容不断更新,直到该线程被调度出处理器为止;性能记录寄存器组的内容更新是由该线程对应的运行过程通过触发硬件级监管线程处理核及上面运行的HIST计算完成,不占用运行该线程的处理核的处理能力,且无需OS及应用软件干预,保证既有多处理核的处理能力不受影响和对于应用程序的透明性;所述的资源记录寄存器组为N个,能够实时监测并记录同时运行的各线程的资源分配和使用情况,包括重命名寄存器的分配占比及实时占用数量、主存分配占比及占用量、cache的分配占比、I/O操作的机会占比;每个线程有一组资源记录寄存器,专门监测并记录该线程的资源分配和使用情况,当线程被OS调度进入处理器时,对应的资源记录寄存器组即被初始化,伴随该线程运行的同时,对应资源寄存器组的各项内容不断更新,直到该线程被调度出处理器为止;资源记录寄存器组的内容更新是由该线程对应的运行过程通过触发硬件级监管线程处理核及上面运行的HIST计算完成,不占用运行该线程的处理核的处理能力,且无需OS及应用软件干预,保证既有多处理核的处理能力不受影响和对于应用程序的透明性;所述的硬件级监管线程处理核为1个,硬件级监管线程处理核针对普通用户为隐含式的,运行专门开辟的硬件级性能管理线程,即HLST,实时或周期性读取、计算及更新各线程的性能记录寄存器组及资源记录寄存器组的相关内容,根据各线程的性能需求及实际运行状况,调整关键资源配比,实现性能的精确控制,HIST是硬件级隐含线程,运行于硬件级监管线程处理核之上,对OS及应用程序透明;用户可通过OS级配置及监控接口对各个线程的目标性能及资源需求进行初始化设置和在线调整,对实时性能和资源情况进行监控;所述的OS级配置及监控接口为1个,用于执行供OS调用的特权指令,对各线程性能记录寄存器组和资源记录寄存器组的内容进行读取和部分设置,在此基础上,OS可通过该接口设计并提供若干例程,提供给系统级资源分配和性能管理程序调用,允许用户根据应用程序的实际需要对各线程性能和资源分配和使用情况进行预设和实时监管;这种架构为OS提供了足够的设计空间,允许其更大程度上直接参与多核多线程处理器内部的资源分配和线程性能管理,且实现了对用户级应用程序完全透明。...

【技术特征摘要】
1.一种性能可精确控制多核多线程处理器,其特征在于:包括OS级配置及监控接口、性能记录寄存器组、硬件级监管线程处理核、资源记录寄存器组、线程上下文寄存器、中心控制单元和共享的处理器硬件;其中OS级配置及监控接口的输入输出接口连接硬件级监管线程处理核的输入输出接口,性能记录寄存器组的输入输出接口连接硬件级监管线程处理核的输入输出接口,资源记录寄存器组的输入输出接口连接硬件级监管线程处理核的输入输出接口,硬件级监管线程处理核的输入输出接口连接中心控制单元的输入输出接口,线程上下文寄存器的输入输出接口连接中心控制单元的输入输出接口,共享的处理器硬件的输入输出接口连接中心控制单元的输入输出接口;所述的性能记录寄存器组为N个,能够实时监测并记录同时运行的各线程的各项性能指标,包括提交的指令数、IPC、访存数量、cache访问和失效数量、I/O操作数量及平均等待时间;每个线程设置一组性能记录寄存器,专门监测并记录该线程的各项性能指标,当线程被OS调度进入处理器时,对应的性能记录寄存器组即被初始化,伴随该线程运行的同时,对应性能寄存器组的各项内容不断更新,直到该线程被调度出处理器为止;性能记录寄存器组的内容更新是由该线程对应的运行过程通过触发硬件级监管线程处理核及上面运行的HIST计算完成,不占用运行该线程的处理核的处理能力,且无需OS及应用软件干预,保证既有多处理核的处理能力不受影响和对于应用程序的透明性;所述的资源记录寄存器组为N个,能够实时监测并记录同时运行的各线程的资源分配和使用情况,包括重命名寄存器的分配占比及实时占用数量、主存分配占比及占用量、cache的分配占比、I...

【专利技术属性】
技术研发人员:杨华曹丽娜石祥斌潘琢金
申请(专利权)人:沈阳航空航天大学
类型:新型
国别省市:辽宁;21

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