多端口存储器、半导体装置和存储器宏单元制造方法及图纸

本发明专利技术提供一种多端口存储器、半导体装置和存储器宏单元。该多端口存储器包括存储器单元、第一字线和第二字线、第一位线和第二位线、第一地址端子和第二地址端子、地址控制电路。地址控制电路在正常操作模式下基于分别供应到所述第一地址端子和所述第二地址端子的地址信号，将所述第一字线和所述第二字线独立于彼此进行控制，并且在干扰测试模式下基于供应到第一地址端子和第二地址端子中的一个来激活耦合到同一存储器单元的第一字线和第二字线二者。

Multi port memory, semiconductor device and memory macro unit

The invention provides a multi port memory, a semiconductor device and a memory macro unit. The multi port memory comprises a memory unit, a first word line and a second word line, a first bit line and a second bit line, a first address terminal and a second address terminal, and an address control circuit. Address control circuit in the normal operation mode based on supply to the address address signal of the first terminal and the second terminal address, the first word line and the second word line independent of each other and control, based on the supply to a coupled to the first word line to activate the same memory unit and the second word line two first terminal and second terminal address address in the interference test mode.

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的、于2015年10月23日提交的日本专利申请No.2015-208680的公开的全部内容以引用方式并入本文中。
本专利技术涉及多端口存储器、已经装载了多端口存储器的半导体装置、和用作设计半导体装置的LSI(大规模集成电路)设计支持系统中的库的存储器宏单元，并且特别地，涉及在受干扰状态下有利地执行测试的多端口存储器和对在受干扰状态下所涉及的在多端口存储器上执行的测试中有利地利用的半导体装置和存储器宏单元。
技术介绍
在对双端口SRAM(静态随机存取存储器)(下文中，被简称为DP-SRAM)执行的测试中，已知同一存储器单元(也就是说，一个存储器单元)从两个端口进行存取的所谓受干扰状态是使操作定时余量减小的最差状态中的一种。受干扰状态意指以下状态，其中当激活(active)了耦合到同一存储器单元的多条字线时，已经使用了一条字线的端口的读余量和/或写余量比当不激活其他字线时的一个或多个余量更劣化。作为测试对象的端口将被称为测试端口并且激活其他字线的端口将被称为干扰端口。在日本未审专利申请公开No.2010-80001和YuichiroIshii等人的“A28nmDual-PortSRAMMacroWithScreeningCircuitryAgainstWrite-ReadDisturbFailureIssues”(IEEEJ.Solid-StateCircuits,U.S.A.,InstituteofElectricalandElectronicsEngineers，2011年11月，第46卷，第11期，第2535-2544页)中，公开了被配置为调节激活干扰端口侧和测试端口侧上的字线以酌情给出受干扰状态的定时的这种电路。当激活干扰端口侧上的字线并且受干扰状态已经达到其饱和水平时，激活测试端口侧上的字线。在日本未审专利申请公开No.2008-299991中，公开了一种DP-SRAM，该DP-SRAM调节基于延迟控制信号来激活两个端口的字线的定时。在日本未审专利申请公开No.2009-64532中，公开了一种DP-SRAM，BIST(内建自测)电路已经耦合到该DP-SRAM。当输入指示从两个端口同时进行存取的测试模式信号时，BIST电路中的地址图案生成电路生成地址信号AA[0:a]和AB[0:a]，A端口和B端口二者用地址信号AA[0:a]和AB[0:a]来选择同一存储器单元并且供应如此生成的对DP-SRAM的A端口和B端口的输入端子进行寻址的地址信号。
技术实现思路
本专利技术的专利技术人等人审阅日本未审专利申请公开No.2010-80001、No.2008-299991和No.2009-64532和YuichiroIshii等人的“A28nmDual-PortSRAMMacroWithScreeningCircuitryAgainstWrite-ReadDisturbFailureIssues”(IEEEJ.Solid-StateCircuits,U.S.A.,InstituteofElectricalandElectronicsEngineers，2011年11月，第46卷，第11期，第2535-2544页)后，发现存在如下待解决的新问题。尽管在日本未审专利申请公开No.2010-80001和No.2008-299991和YuichiroIshii等人的“A28nmDual-PortSRAMMacroWithScreeningCircuitryAgainstWrite-ReadDisturbFailureIssues”(IEEEJ.Solid-StateCircuits,U.S.A.,InstituteofElectricalandElectronicsEngineers，2011年11月，第46卷，第11期，第2535-2544页)中公开了调节字线激活定时的电路机构，但针对适于激活耦合到一个存储器单元的多条字线的地址信号输入方法，没有进行任何描述。通常，多端口存储器被配置为，使多个访问主体可以相互独立地访问多个端口。例如，多个CPU(中央处理单元)耦合到互不相同的端口并且相互独立地和/或相互异步地访问多端口存储器。因此，为了实现多端口存储器中的受干扰状态，除了诸如例如日本未审专利申请公开No.2010-80001和No.2008-299991和YuichiroIshii等人的“A28nmDual-PortSRAMMacroWithScreeningCircuitryAgainstWrite-ReadDisturbFailureIssues”(IEEEJ.Solid-StateCircuits,U.S.A.,InstituteofElectricalandElectronicsEngineers，2011年11月，第46卷，第11期，第2535-2544页)中描述的调节字线激活定时之外，还请求将适于激活耦合到一个存储器单元的多条字线的地址信号同时输入多个端口中。然而，这里“同时”意指致力于同一访问周期，不意指物理和算术上严格的一天内的同一时间。由于在许多情况下使用同一地址值来激活耦合到一个存储器单元的多条字线，因此请求将同一地址值输入多个端口的地址端子。然而，由于在正常操作中访问多个端口的多个访问主体如以上提到地相互独立地操作，因此难以将同一地址值同时输入多个端口的地址端子。例如，难以进行配置使得相互异步操作并且相互独立的多个CPU(在同一访问周期中)同时发出同一地址。另一方面，允许通过将诸如例如日本未审专利申请公开No.2009-64532中公开的BIST耦合到多端口存储器，将同一地址同时输入多个端口。然而，由于BIST本身由标准单元加以配置，因此就芯片面积而言带给存储器的开销大。特别地，小存储器容量带给存储器的开销增大。高度有益的是提供一种多端口存储器，该多端口存储器能够通过耦合到一个端口的一个访问主体形成受干扰状态并且在不利用BIST电路的情况下独立进行操作。虽然以下将描述用于如上所述地解决主题的问题的措施，但根据本说明书的描述和附图，本专利技术的其他主题和新颖特征将变得清楚。将如下描述根据一个实施例的多端口存储器。也就是说，根据一个实施例的所述多端口存储器包括存储器单元、第一字线和第二字线、第一位线和第二位线、第一地址端子和第二地址端子、地址控制电路等并且具有第一操作模式和第二操作模式。所述多端口存储器被如下地配置。分别地，所述第一字线被激活，由此所述存储器单元电耦合到所述第一位线，并且所述第二字线被激活，由此所述存储器单元电耦合到所述第二位线。也就是说，所述第一字线和所述第二字线是能够选择同一存储器单元的两条字线。在所述第一操作模式下，所述地址控制电路基于输入所述第一地址端子的第一地址信号来执行关于是否激活所述第一字线的控制，并且基于输入所述第二地址端子的第二地址信号来执行关于是否激活所述第二字线的控制。也就是说，基于输入所述第一地址端子的所述第一地址信号和输入所述第二地址端子的所述第二地址信号，将所述第一字线和所述第二字线独立于彼此进行控制。在所述第二操作模式下，所述地址控制电路基于输入所述第一地址端子的所述第一地址信号来执行关于是否激活耦合到同一存储器本文档来自技高网...

【技术保护点】
一种多端口存储器，包括：存储器单元；第一字线和第二字线；第一位线和第二位线；第一地址端子和第二地址端子；以及地址控制电路，其中，所述多端口存储器包括第一操作模式和第二操作模式，其中，所述第一字线被激活，由此所述存储器单元电耦合到所述第一位线，其中，所述第二字线被激活，由此所述存储器单元电耦合到所述第二位线，其中，在所述第一操作模式下，所述地址控制电路基于输入到所述第一地址端子的第一地址信号，执行关于是否激活所述第一字线的控制，并且基于输入到所述第二地址端子的第二地址信号，执行关于是否激活所述第二字线的控制，以及其中，在所述第二操作模式下，所述地址控制电路基于输入到所述第一地址端子的所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制。

【技术特征摘要】
2015.10.23 JP 2015-2086801.一种多端口存储器，包括：存储器单元；第一字线和第二字线；第一位线和第二位线；第一地址端子和第二地址端子；以及地址控制电路，其中，所述多端口存储器包括第一操作模式和第二操作模式，其中，所述第一字线被激活，由此所述存储器单元电耦合到所述第一位线，其中，所述第二字线被激活，由此所述存储器单元电耦合到所述第二位线，其中，在所述第一操作模式下，所述地址控制电路基于输入到所述第一地址端子的第一地址信号，执行关于是否激活所述第一字线的控制，并且基于输入到所述第二地址端子的第二地址信号，执行关于是否激活所述第二字线的控制，以及其中，在所述第二操作模式下，所述地址控制电路基于输入到所述第一地址端子的所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制。2.根据权利要求1所述的多端口存储器，其中，所述地址控制电路包括第一地址解码器和第二地址解码器以及第一选择器和第二选择器，其中，在所述第一操作模式下，输入到所述第一地址端子的所述第一地址信号经由所述第一选择器输入到所述第一地址解码器，由此基于来自所述第一地址解码器的输出，执行关于是否激活所述第一字线的控制，并且输入到所述第二地址端子的所述第二地址信号经由所述第二选择器输入到所述第二地址解码器，由此基于来自所述第二地址解码器的输出，执行关于是否激活所述第二字线的控制，以及其中，在所述第二操作模式下，输入到所述第一地址端子的所述第一地址信号分别经由所述第一选择器输入到所述第一地址解码器并且经由所述第二选择器输入到所述第二地址解码器，由此基于来自所述第一地址解码器和所述第二地址解码器的输出，执行关于是否激活所述第一字线和所述第二字线的控制。3.根据权利要求1所述的多端口存储器，其中，所述地址控制电路包括第一地址解码器和第二地址解码器以及第三选择器和第四选择器，其中，所述第一地址信号被输入到所述第一地址解码器，其中，所述第二地址信号被输入到所述第二地址解码器，其中，基于来自所述第三选择器的输出，执行关于是否激活所述第一字线的控制，其中，基于来自所述第四选择器的输出，执行关于是否激活所述第二字线的控制，其中，在所述第一操作模式下，所述第三选择器选择并且输出来自所述第一地址解码器的输出，所述第四选择器选择并且输出来自所述第二地址解码器的输出，以及其中，在所述第二操作模式下，所述第三选择器和所述第四选择器二者选择并且输出来自所述第一地址解码器的输出。4.根据权利要求1所述的多端口存储器，其中，所述地址控制电路包括第一地址解码器和第二地址解码器、以及第一有效强制电路和第二有效强制电路，所述第一有效强制电路和所述第二有效强制电路被配置为，使得所述第一有效强制电路执行关于来自所述第一地址解码器的输出是否被强制地有效的控制，并且所述第二有效强制电路执行关于来自所述第二地址解码器的输出是否被强制地有效的控制，其中，所述第一地址信号被输入到所述第一地址解码器，其中，所述第二地址信号被输入到所述第二地址解码器，其中，基于来自所述第一有效强制电路的输出，执行关于是否激活所述第一字线的控制，其中，基于来自所述第二有效强制电路的输出，执行关于是否激活所述第二字线的控制，其中，在所述第一操作模式下，所述第一有效强制电路将来自所述第一地址解码器的输出原样地输出，而不强制地有效所述输出，所述第二有效强制电路将来自所述第二地址解码器的输出原样地输出，而不强制地有效所述输出，以及其中，在所述第二操作模式下，所述第二有效强制电路强制地有效并且输出来自所述第二地址解码器的输出。5.根据权利要求2所述的多端口存储器，还包括：第一字驱动器和第二字驱动器，所述第一字驱动器和所述第二字驱动器分别驱动所述第一字线和所述第二字线；第一时钟生成器和第二时钟生成器；第一时钟选择器和第二时钟选择器；以及第一时钟端子、第二时钟端子和第三时钟端子，其中，所述第一时钟选择器从通过所述第一时钟端子输入的第一时钟信号和通过所述第三时钟端子输入的第三时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第一时钟生成器，其中，所述第二时钟选择器从所述第三时钟信号和通过所述第二时钟端子输入的第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第二时钟生成器，其中，所述第一时钟生成器将第一字线激活脉冲供应到所述第一字驱动器，所述第一字线激活脉冲给出激活所述第一字线的定时，其中，所述第二时钟生成器将第二字线激活脉冲供应到所述第二字驱动器，所述第二字线激活脉冲给出激活所述第二字线的定时，其中，在所述第一操作模式下，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，其中，在所述第二操作模式下，分别地，所述第一时钟选择器选择所述第三时钟信号并且将所述第三时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第三时钟信号并且将所述第三时钟信号供应到所述第二时钟生成器，以及所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述脉冲供应到所述第二字驱动器。6.根据权利要求5所述的多端口存储器，其中，所述多端口存储器是双端口存储器并且还包括：操作模式控制端子；以及第一端口使能端子和第二端口使能端子，其中，基于通过所述操作模式控制端子输入的操作模式控制信号，关于所述多端口存储器是在所述第一操作模式下操作还是在所述第二操作模式下操作，对所述多端口存储器进行控制，其中，当所述多端口存储器在所述第一操作模式下操作时，在通过所述第一端口使能端子输入的第一端口使能信号被有效的条件下，所述地址控制电路基于所述第一地址信号，执行所述第一字线的控制，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，以及在通过所述第二端口使能端子输入的第二端口使能信号被有效的条件下，所述地址控制电路基于所述第二地址信号，执行所述第二字线的控制，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，以及其中，当所述多端口存储器在所述第二操作模式下操作时，在通过所述第一端口使能端子输入的所述第一端口使能信号被有效并且通过所述第二端口使能端子输入的所述第二端口使能信号被无效的条件下，所述地址控制电路基于所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制，所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器，以及在所述第二端口使能信号被有效并且所述第一端口使能信号被无效的条件下，所述地址控制电路基于所述第二地址信号，执行关于是否激活所述第一字线和所述第二字线的控制，所述第一时钟生成器生成第一字线激活脉冲，所述第一字线激活脉冲给出比所述第二时钟生成器激活所述第二字线的定时早地激活所述第一字线并且比所述第二时钟生成器去激活所述第二字线的定时晚地去激活所述第一字线的定时，并且所述第一时钟生成器将如此生成的所述第一字线激活脉冲供应到所述第一字驱动器。7.根据权利要求2所述的多端口存储器，还包括：第一字驱动器和第二字驱动器，所述第一字驱动器和所述第二字驱动器分别驱动所述第一字线和所述第二字线；第一时钟生成器和第二时钟生成器；第一时钟选择器和第二时钟选择器；以及第一时钟端子和第二时钟端子，其中，所述第一时钟选择器从通过所述第一时钟端子输入的第一时钟信号和通过所述第二时钟端子输入的第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第一时钟生成器，所述第二时钟选择器从所述第一时钟信号和所述第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第二时钟生成器，其中，所述第一时钟生成器将第一字线激活脉冲供应到所述第一字驱动器，所述第一字线激活脉冲给出激活所述第一字线的定时，其中，所述第二时钟生成器将第二字线激活脉冲供应到所述第二字驱动器，所述第二字线激活脉冲给出激活所述第二字线的定时，其中，在所述第一操作模式下，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，其中，在所述第二操作模式下，所述第一时钟选择器和所述第二时钟选择器选择所述第一时钟信号并且将所述第一时钟信号分别供应到所述第一时钟生成器和所述第二时钟生成器，以及所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器。8.根据权利要求1所述的多端口存储器，还包括：操作模式控制端子；以及第一端口使能端子和第二端口使能端子，其中，基于通过所述操作模式控制端子输入的操作模式控制信号，关于所述多端口存储器是在所述第一操作模式下操作还是在所述第二操作模式下操作，对所述多端口存储器进行控制，其中，当所述多端口存储器在所述第一操作模式下操作时，在通过所述第一端口使能端子输入的第一端口使能信号被有效的条件下，所述地址控制电路基于所述第一地址信号来执行所述第一字线的控制，以及在通过所述第二端口使能端子输入的第二端口使能信号被有效的条件下，所述地址控制电路基于所述第二地址信号来执行所述第二字线的控制，其中，当所述多端口存储器在所述第二操作模式下操作时，在通过所述第一端口使能端子输入的所述第一端口使能信号被有效并且通过所述第二端口使能端子输入的所述第二端口使能信号被无效的条件下，所述地址控制电路基于所述第一地址信号来激活所述第一字线和所述第二字线，以及在所述第二端口使能信号被有效并且所述第一端口使能信号被无效的条件下，所述地址控制电路基于所述第二地址信号来激活所述第一字线和所述第二字线。9.一种半导体装置，包括：根据权利要求1所述的多端口存储器，其中，所述多端口存储器安装在单一半导体衬底上。10.一种半导体装置，包括：根据权利要求8所述的多端口存储器；以及第一中央处理单元和第二中央处理单元，其中，所述多端口存储器以及所述第一中央处理单元和所述第二中央处理单元安装在单一半导体衬底上，其中，从所述第一中央处理单元向所述多端口存储器的所述第...

【专利技术属性】
技术研发人员：佐野聪明，长田俊哉，田中信二，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP