用于全环栅晶体管的设备、导电路径、集成电路及器件制造技术

本公开的各种实施例涉及用于全环栅晶体管的设备、导电路径、集成电路及器件。一种模块化互连结构促进由竖直GAA FET构建复杂还紧凑的集成电路。该模块化互连结构包括到晶体管端子的环形金属触点、径向地从竖直纳米线向外延伸的堆叠盘的扇区、以及采用杆形式的过孔。安装到径向扇区互连的延伸接片准许从每个晶体管端子扇出信号。通过线性区段联接相邻互连。不像常规的集成电路，如在此所描述的模块化互连与晶体管同时形成。竖直GAA与非门和或非门提供用于创建所有类型的逻辑门以实施任何期望的布尔逻辑函数的构建块。该模块化互连结构使得堆叠的竖直GAA FET成为可能。该模块化互连结构准许使用标准的CMOS工艺在硅衬底上集成各种专用竖直GAA器件。

【技术实现步骤摘要】

本披露总体上涉及用于在半导体衬底上构建的全环栅晶体管器件的各种几何结构，并且更具体地涉及竖直定向的全环栅晶体管，在该全环栅晶体管中电流在横向于半导体衬底的表面的方向上流动。
技术介绍
全环栅FET(或GAAFET)是一种非平面金属氧化物半导体(MOS)晶体管设计，其中，栅极完全包绕导电沟道以便对其中的电流进行最大化的控制。在GAAFET中，沟道被配置成由栅极氧化物环绕的圆柱形纳米线。栅极然后环绕氧化物。源极区域和漏极区域位于沟道的任一端上。一些现有的GAAFET是水平GAAFET，被定向为使得纳米线在基本上平行于半导体衬底的表面的水平方向上延伸。在例如IBM公司的授予常(Chang)等人的美国专利申请公开号2013/0341596中以及在意法半导体公司(STMicroelectronics)的授予刘(Liu)等人的美国专利申请号2015/0372104中描述了这种水平GAAFET。还已经开发出竖直GAAFET结构，其中，载流纳米线被定向为基本上垂直于硅衬底的顶部表面。纳米线被外延地生长并且被适当地掺杂以便以堆叠安排形成源极区域、沟道区域和漏极区域。竖直GAAFET旨在满足7nm技术集成电路生成的设计和性能标准。在转让给与本专利申请相同的受让人的美国专利申请号14/588,337和14/675,536中描述了这种器件。竖直GAAFET堆叠的一个具体的挑战性方面是互连结构。具体地，与竖直GAAFET的最下部端子(即，源极或漏极)进行电接触会是笨拙的，因为一旦形成了竖直GAAFET就无法从半导体衬底的顶侧接入下部端子。在之前的设计中，经由衬底的背侧进行与GAAFET的下部端子的一些电接触。
技术实现思路
披露了一种适用于竖直全环栅FET的模块化互连结构。该模块化互连结构包括到晶体管端子的环形金属触点、采用堆叠盘的径向扇区的形式从竖直纳米线向外延伸的金属互连、以及采用耦合径向扇区的导电杆形式的过孔。安装到径向扇区互连上的延伸接片进一步增加了可接入连接过孔的表面积，因此允许信号从每个晶体管端子扇出。可以通过线性区段联接相邻互连。不像常规的集成电路(其中，在“前段”加工期间在半导体衬底中形成晶体管，并且然后在完全形成晶体管之后，在“后段”加工期间在硅衬底的顶部构造互连结构)，在此描述的模块化互连与晶体管同时形成。因此，当使用在此所披露的模块化互连方法制造集成电路时，前段加工和后段加工之间没有区别。这种发展为未来若干代工艺技术呈现了非常新的范例。模块化互连结构促进由竖直GAAFET构建复杂还紧凑的集成电路。披露了竖直与非门和或非门设计，这些竖直与非门和或非门设计可以用作用于创建所有类型的逻辑门的构建块，并且因此用于使用竖直GAAFET架构实施任何期望的布尔逻辑函数。在一些配置中，有利的是在彼此顶部上堆叠竖直GAAFET。该模块化互连结构使得堆叠的竖直GAAFET成为可能。另外，呈现了专用晶体管的竖直GAAFET版本，包括竖直GAA隧穿场效应晶体管(VGAATFET)、竖直GAA氧化硅氮氧化硅(VGAASONOS)器件、竖直GAA绝缘体上硅(VGAASOI)器件以及竖直GAA静态感应晶体管(VGAASIT)。在此所披露的模块化互连准许使用标准的CMOS工艺在硅衬底上集成这些VGAA器件中的任一种。通过竖直地堆叠器件并且通过使用在此所披露的径向模块化互连结构增加晶体管密度促进了制造包含微处理器芯片和混合信号芯片的先进的消费者电子产品。这些产品可以包括平板计算机、智能电话、桌上计算机和服务器、游戏机、游戏控制台、互联网视频流控制台、自动微控制器、高密度存储器装置等等。所披露的结构的芯片制造可以采用更老的加工设备，因为竖直晶体管和径向互连结构更加紧凑，并且因此它们更加空间高效。本公开的第一方面公开了一种用于全环栅晶体管的设备，包括：衬底，该衬底具有衬底表面；多个晶体管，每个晶体管具有在横向于该衬底表面的方向上从该衬底向外延伸的源极端子、栅极端子和漏极端子；以及模块化互连结构，该模块化互连结构耦合到该多个晶体管中的所选晶体管的所选端子，该模块化互连结构包括：多个环形触点，每个环形触点与该多个晶体管中的该所选晶体管的该端子中的一个端子对准并耦合到其上；多个径向扇区，每个径向扇区耦合到该环形触点中的一个环形触点并且在与该端子中的对应端子对准的平面中形成导电域；以及多个过孔，该多个过孔耦合到该导电域中的所选导电域，该过孔基本上横向于该衬底表面对准。根据本公开的实施例，该衬底是掺杂的。根据本公开的实施例，设备进一步包括在该掺杂衬底中形成的阱，该阱具有与该掺杂衬底相反的极性，该阱和该掺杂衬底形成被配置成用于减少到该衬底的电流泄露的二极管。根据本公开的实施例，该晶体管包括外延半导体柱，每个晶体管包括：外延堆叠源极和漏极端子；外延沟道，该外延沟道在该源极与漏极端子之间延伸；以及栅极电介质；以及圆柱形栅极端子，该圆柱形栅极端子环绕该外延沟道，该圆柱形栅极端子通过该栅极电介质与该外延沟道间隔开。根据本公开的实施例，每个柱的宽度尺寸在约0.03μm与1.0μm的范围内。根据本公开的实施例，该栅极电介质是高k栅极氧化物。根据本公开的实施例，该高k氧化物具有在2nm与800nm范围内的厚度以及在2nm与2μm范围内的长度。根据本公开的实施例，每个晶体管包括金属氧化物半导体场效应晶体管(MOSFET)、隧穿场效应晶体管(TFET)、氧化硅氮氧化硅(SONOS)器件、绝缘体上硅(SOI)器件以及静态感应晶体管(SIT)中的一者或多者。根据本公开的实施例，该衬底包括硅、碳化硅(SiC)和掩埋氧化物(BOX)中的一种。根据本公开的实施例，该模块化互连结构根据包括堆叠在全环栅COMS晶体管上的全环栅TFET的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。根据本公开的实施例，设备进一步包括布置在该衬底和该多个晶体管中的至少一个晶体管之间的附加端子，该附加端子被配置成用于保护该晶体管不受静电放电影响。根据本公开的实施例，该模块化互连结构根据使用和之积块中的或非门实现布尔逻辑的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。根据本公开的实施例，每个或非门包括以单柱安排堆叠的竖直晶体管。根据本公开的实施例，每个或非门包括以双柱安排堆叠的竖直晶体管。根据本公开的实施例，该模块化互连结构根据使用积之和块中的与非门实现布尔逻辑的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。根据本公开的实施例，每个与非门包括以单柱安排堆叠的竖直晶体管。根据本公开的实施例，每个与非门包括以双柱安排堆叠的竖直晶体管。根据本公开的实施例，设备包括堆叠在COMS晶体管上、堆叠在二极管上的隧穿场效应晶体管。根据本公开的实施例，该模块化互连结构进一步包括耦合到该径向扇区并且从该径向扇区径向地向外延伸的域延伸焊盘。根据本公开的实施例，该域延伸焊盘呈径向辐条的形状。根据本公开的实施例，该模块化互连结构进一步包括耦合到该域延伸焊盘的放大过孔着陆焊盘。根据本公开的实施例，该放大过孔着陆焊盘是圆形的。根据本公开的实施例，该模块化互连结构根据包括安排在耦合到该导电域的导电环的圆周周围的附加放大过孔着陆焊盘的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。本文档来自技高网...

【技术保护点】
一种用于全环栅晶体管的设备，其特征在于，包括：衬底，所述衬底具有衬底表面；多个晶体管，每个晶体管具有在横向于所述衬底表面的方向上从所述衬底向外延伸的源极端子、栅极端子和漏极端子；以及模块化互连结构，所述模块化互连结构耦合到所述多个晶体管中的所选晶体管的所选端子，所述模块化互连结构包括：多个环形触点，每个环形触点与所述多个晶体管中的所述所选晶体管的所述端子中的一个端子对准并耦合到其上；多个径向扇区，每个径向扇区耦合到所述环形触点中的一个环形触点并且在与所述端子中的对应端子对准的平面中形成导电域；以及多个过孔，所述多个过孔耦合到所述导电域中的所选导电域，所述过孔基本上横向于所述衬底表面对准。

【技术特征摘要】
2015.07.01 US 62/187,2451.一种用于全环栅晶体管的设备，其特征在于，包括：衬底，所述衬底具有衬底表面；多个晶体管，每个晶体管具有在横向于所述衬底表面的方向上从所述衬底向外延伸的源极端子、栅极端子和漏极端子；以及模块化互连结构，所述模块化互连结构耦合到所述多个晶体管中的所选晶体管的所选端子，所述模块化互连结构包括：多个环形触点，每个环形触点与所述多个晶体管中的所述所选晶体管的所述端子中的一个端子对准并耦合到其上；多个径向扇区，每个径向扇区耦合到所述环形触点中的一个环形触点并且在与所述端子中的对应端子对准的平面中形成导电域；以及多个过孔，所述多个过孔耦合到所述导电域中的所选导电域，所述过孔基本上横向于所述衬底表面对准。2.如权利要求1所述的设备，其特征在于，所述衬底是掺杂的。3.如权利要求2所述的设备，其特征在于，进一步包括在所述掺杂衬底中形成的阱，所述阱具有与所述掺杂衬底相反的极性，所述阱和所述掺杂衬底形成被配置成用于减少到所述衬底的电流泄露的二极管。4.如权利要求1所述的设备，其特征在于，所述晶体管包括外延半导体柱，每个晶体管包括：外延堆叠源极和漏极端子；外延沟道，所述外延沟道在所述源极与漏极端子之间延伸；以及栅极电介质；以及圆柱形栅极端子，所述圆柱形栅极端子环绕所述外延沟道，所述圆柱形栅极端子通过所述栅极电介质与所述外延沟道间隔开。5.如权利要求4所述的设备，其特征在于，每个柱的宽度尺寸在约0.03μm与1.0μm的范围内。6.如权利要求4所述的设备，其特征在于，所述栅极电介质是高k栅极氧化物。7.如权利要求6所述的设备，其特征在于，所述高k氧化物具有在2nm与800nm范围内的厚度以及在2nm与2μm范围内的长度。8.如权利要求4所述的设备，其特征在于，每个晶体管包括金属氧化物半导体场效应晶体管(MOSFET)、隧穿场效应晶体管(TFET)、氧化硅氮氧化硅(SONOS)器件、绝缘体上硅(SOI)器件以及静态感应晶体管(SIT)中的一者或多者。9.如权利要求1所述的设备，其特征在于，所述衬底是硅衬底、碳化硅(SiC)衬底或者掩埋氧化物(BOX)衬底。10.如权利要求1所述的设备，其特征在于，该模块化互连结构根据包括堆叠在全环栅COMS晶体管上的全环栅TFET的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。11.如权利要求4所述的设备，其特征在于，进一步包括布置在所述衬底和所述多个晶体管中的至少一个晶体管之间的附加端子，所述附加端子被配置成用于保护所述晶体管不受静电放电影响。12.如权利要求1所述的设备，其特征在于，该模块化互连结构根据使用和之积块中的或非门实现布尔逻辑的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。13.如权利要求12所述的设备，其特征在于，每个或非门包括以单柱安排堆叠的竖直晶体管。14.如权利要求12所述的设备，其特征在于，每个或非门包括以双柱安排堆叠的竖直晶体管。15.如权利要求1所述的设备，其特征在于，该模块化互连结构根据使用积之和块中的与非门实现布尔逻辑的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。16.如权利要求15所述的设备，其特征在于，每个与非门包括以单柱安排堆叠的竖直晶体管。17.如权利要求15所述的设备，其特征在于，每个与非门包括以双柱安排堆叠的竖直晶体管。18.如权利要求1所述的设备，其特征在于，包括堆叠在COMS晶体管上、堆叠在二极管上的隧穿场效应晶体管。19.如权利要求1所述的设备，其特征在于，所述模块化互连结构进一步包括耦合到所述径向扇区并且从所述径向扇区径向地向外延伸的域延伸焊盘。20.如权利要求19所述的设备，其特征在于，所述域延伸焊盘呈径向辐条的形状。21.如权利要求19所述的设备，其特征在于，所述模块化互连结构进一步包括耦合到所述域延伸焊盘的放大过孔着陆焊盘。22.如权利要求21所述的设备，其特征在于，所述放大过孔着陆焊盘是圆形的。23.如权利要求21所述的设备，其特征在于，所述模块化互连结构根据包括安排在耦合到所述导电域的导电环的圆周周围的附加放大过...

【专利技术属性】
技术研发人员：J·H·张，
申请(专利权)人：意法半导体公司，
类型：新型
国别省市：美国;US