使用来自两个或多个库的标准单元的集成电路制造技术

本发明专利技术公开使用来自两个或多个库的标准单元的集成电路。集成电路(IC)具有按照至少第一和第二高度的行对齐的单元的实体的块。单元的实体是从至少标准单元的两个不同的库中选择，根据单元的实体的性能标准，两个不同的库分别具有第一和第二高度的整数倍的高度。根据需要放置选择的标准单元的不同高度的行的总宽度的比率，平面布图提供了不同高度的行的各自的数目。

Integrated circuit using standard cells from two or more libraries

The invention discloses an integrated circuit using standard units from two or more libraries. An integrated circuit (IC) has a block of entities that are aligned with a row of at least a first and a second height. The entity of the unit is selected from two different libraries of at least a standard unit, and the height of the first and the two heights of each of the plurality of different libraries has the height of an integer of the first and the second. Depending on the need to place the ratio of the total width of the rows of the different levels of the selected standard cell, the planar map provides the respective number of rows of different heights.

【技术实现步骤摘要】

技术介绍
本专利技术涉及集成电路，且更具体地，涉及使用来自两个或多个单元库的标准单元的集成电路设计。现代集成电路(IC)太复杂而不能被人工设计，而是使用电子设计自动化(EDA)工具来设计。专用IC(ASIC)或片上系统(SOC)可具有数千万或亿万计的门。典型地，使用EDA工具的IC设计包括如下步骤：设计团队使用逻辑综合工具执行将硬件描述语言(HDL)中的高级功能性描述(称为寄存器传输级(RTL)设计)精确地转换为物理设计级的技术依赖型网表。在物理设计级，执行综合以将RTL设计映射为低级逻辑单元，低级逻辑单元诸如是与、或、反向器、触发器、锁存器以及缓冲器。使用标准单元库来在网表中实现RTL设计。标准单元库通常包含每个逻辑功能的多种实施方式，在面积、功率、电流和速度方面有所不同。这种多样性增强了市售的EDA自动综合和布置及布线(SPR)工具的效率，并对执行实现折衷(面积对速度对功耗)给予更大的自由。技术库是标准单元的完备组并且典型地由工厂(fab)，经常由代工经营者或第三方设计公司或IP供应商来开发和发布。标准单元在晶体管级是全定制的布图，针对fab的技术水平进行优化。根据整体的二维平面布图，布置工具为网表中的每个门在芯片上分配具体的位置。最终布置的门网表包含网表的每个标准单元的物理位置，以及将门彼此连接的布线的抽象描述。按照惯例，给定库的标准单元与其被在IC的2D表面上对齐的行具有相同的“高度”，或者具有该行的整数倍的“高度”。单元或行的“高度”指的是在IC表面的平面布图所见的垂直距离，对应于行的间隔，而“宽度”指的是沿着行、在平面布图中水平的单元的尺寸。对于给定的逻辑功能，标准单元的不同实施方式典型的具有不同的宽度，以及不同的面积、功率、电流和速度。芯片将拥有大量的行(电源和接地线挨着每行延伸)且每行用各种标准单元填充。按照惯例，在门的相同区域的各行中，或更特别地在相同的块中，所有单元是从相同的标准单元库中获取，并且都具有如行高度一样的相同的高度(通过线数的测量)，或具有行高的整倍数。对于特定单元的速度、功耗和面积的特性是折衷的。例如，可能以低高度的行实现快速单元，但是如果它们以更大高度的行实现时，这些单元使用的面积以及它们的功耗将更大。也可能在高的高度的行中实现慢单元，但是再一次的，如果它们以更低高度的行实现，这些单元使用的面积和它们的功耗将更大。因此，尽管在设计的门的相同区域(SOG)中使用的来自相同库的固定高度的标准单元(通过线数计算，例如N-线)便于布置和布线，但是其将不适合于需要高性能和低功耗的设计。在相同SOG中使用不同高度的两组或多组的库按照惯例是不可能的。从低速/低功率SOC的库提供较低高度的单元(例如，5-线)，而从高速/高功率SOC的库提供更大高度的单元(例如，13-线)，而从速度和功率之间折衷的库提供中间单元(例如9-线)。尽管可能在低高度的库中实现高速/高功率单元且反之亦然，但是这将显著降低硅的利用率和增加功耗。有利的是具有提供更好适应所要求的功率和速度特性的标准单元的IC布图，同时更好的优化半导体面积的使用率。附图说明通过参考在附图中示出的对本专利技术的实施例的以下描述，可以更好地理解本专利技术连同它的主题和优势。附图中的元件是为了简单和清楚的描述，并不一定按照比例绘制。附图1和2是传统IC布图的示意性平面布图视图；附图3是根据本专利技术的实施例的IC布图的示例的示意性平面布图视图；附图4是根据本专利技术的实施例的、诸如附图3中的IC之类的IC物理设计方法的流程图；以及附图5是用于执行本专利技术的物理设计方法(诸如附图4中示出的方法)的EDA工具的示意性框图。具体实施方式本专利技术提供一种方法，该方法允许在相同SOG中使用两组或多组不同高度的现有库单元，而无需在功率和速度之间折衷，并同时提供更高的硅利用率。即，本专利技术是一种在相同的SOG中使用多于一组标准单元库单元的方法，其中单元被设计成发挥每个库的优势而避免每个库的劣势。例如，一起使用5-线库与9-线库，就可获得高速和低功率以及获得高的硅利用率。在本专利技术的方法中，每个标准库具有预定高度的单元，所以库“A”具有高度“x”，以及库“B”具有高度“y”，其中x◇y。附图1和2描述了传统集成电路(IC)100和200的示例。IC100和200通过使用逻辑综合工具由高级功能性说明得到。逻辑综合工具将RTL设计的功能性说明转换为物理设计级的技术依赖型网表。在综合期间，RTL设计被映射为逻辑单元的实体，诸如与、或、反向器(INV)、D-触发器(DFF)、锁相器和缓冲器(BUF)。标准单元库被用于在网表中实现RTL设计，包括每个逻辑功能的多种实施方式，不同之处在于面积、功率、电流和速度。在IC100中，在门的相同区域(SOG)的行中或更特别地在相同块中的单元，都取自单一标准单元库。库的标准单元都具有与如行102、104、106的高度H相同的高度H或高度H的整数倍数(诸如2H)(D-触发器DFF2)，其中行102、104、106在IC100的2-D表面对齐。对于给定逻辑功能的标准单元的不同实施方式典型的具有不同的宽度，给予不同面积、功率、电流和速度的选择。单元和行的高度被按照线数分类，诸如5-线、9-线或13-线，且应当理解，单元和行的物理高度的比较的近似程度典型的是在这个分类内。对于IC100中SOG的库的选择，对于单元的一些实体给予最好的折衷，而不是对于所有的实体给予最好的折衷。对于其它单元在速度、功耗和面积的特性上的折衷将是次优的，通常具有额外面积和功耗的不利方面。在IC200中，SOG的行202、204、206具有高度H1、H2、H3，在行202、204、206中的单元中的一些具有与行202、204、206的高度H1、H2、H3不同的高度H。电源线VDD和VSS的布线是更复杂的且它们占用更大的空间。来自行的不同高度的一些单元(例如行202中的INV)必须被设计成不同库中标准单元的变体或是定制设计，这要求额外的设计成本。混合更高高度的单元造成了末使用的面积(例如在行202和204中的BUF和行206中的OR)，在相同的行中具有更矮的单元。附图3描述了根据本专利技术的IC300的示例的布图。IC300包括单元的实体块，诸如在行302、304、306中至少按照第一和第二高度H1、H2对齐的与、或、反向器(INV)、D-触发器(DFF)、锁相器和缓冲器(BUF)。单元的实体是从至少第一和第二标准单元库中选择的，根据单元的实体的性能标准，第一和第二标准单元库分别具有第一和第二高度H1、H2的整数倍的高度。从第一和第二库选择的标准单元分别按照第一和第二高度的行302、304、306对齐。第一和第二高度H1和H2的行中的选择的标准单元分别具有高度H1或H2(多数单元)或高度2H1或2H2(D-触发器DFF2)或通常的高度nH1或nH2。尽管为了简单，在附图3中示出单元的三个行302、304、306，应当理解，典型的IC300将具有许多行，例如几千。第一和第二高度H1、H2、......Hn的行302、304、306各自的数N1、N2、......Nn，对应于总宽度的比率∑WIDTH1/∑WIDTH2......本文档来自技高网...

【技术保护点】
一种集成电路IC，包括按照至少第一和第二高度的行对齐的单元的实体的块；其中所述单元的实体选自标准单元的至少第一和第二库，所述标准单元的第一和第二库根据所述单元的实体的性能标准分别具有所述第一和第二高度的整数倍的高度；和其中从所述第一和第二库中选择的标准单元分别按照所述第一和第二高度的行对齐。

【技术特征摘要】
1.一种集成电路IC，包括按照至少第一和第二高度的行对齐的单元的实体的块；其中所述单元的实体选自标准单元的至少第一和第二库，所述标准单元的第一和第二库根据所述单元的实体的性能标准分别具有所述第一和第二高度的整数倍的高度；和其中从所述第一和第二库中选择的标准单元分别按照所述第一和第二高度的行对齐。2.根据权利要求1所述的IC，其中所述第一和第二高度的行的各自数目对应于总宽度的比率，所述比率是针对所述块中的单元的实体布置分别从所述第一和第二库选择的标准单元所需要的。3.一种使用电子设计自动化EDA工具的集成电路IC的块的物理设计的方法，其中所述EDA工具包括处理器和耦合到所述处理器的存储器，所述方法包括：在所述存储器中提供具有所述IC块的单元的实体的硬件描述的寄存器传输级RTL设计，以及提供标准单元的至少第一和第二库，所述第一和第二库分别具有单元的行的不同的第一和第二高度的整数倍的高度；综合工具根据所述单元的实体的性能标准为所述RTL设计中的单元的实体从不同的库选择标准单元；和布置工具将从所述第一和第二库选择的标准单元分别按照所述第一和第二高度的行对齐。4.根据权利要求3的方法，其中所述综合工具估计第一高度的行的总宽度与第二...

【专利技术属性】
技术研发人员：程志宏，刘毅峰，王沛东，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US