一种片上网络的跨时钟域高速数据通信接口电路制造技术

一种片上网络的跨时钟域高速数据通信接口电路，挂载到片上网络的路由节点上，包括以下三个模块：输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块；所述的输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。所述的数据缓冲存储模块，包括多个基于令牌环的环形异步FIFO，所述的多个基于令牌环的环形异步FIFO的输入端并联连接到输入多路选择器模块的输出端，所述的多个基于令牌环的环形异步FIFO的输出端并联连接到输出多路选择器模块的输入端。在电路结构中，将经过数据缓冲存储模块的高速数据码流连续地进行运算与处理，实现数据码流的无缝缓冲与传输。

A high speed data communication interface circuit of cross clock domain on chip network

A network on chip clock domain crossing high-speed data communication interface circuit is mounted to the routing node network on chip, including the following three modules: input multiplexer module, data buffer storage module and output multiplexer module; the input multiplexer module output connected to the input end of the data buffer storage the output buffer module, data storage module is connected to the input end of the output multiplexer module. The data buffer storage module, including a plurality of asynchronous FIFO based on ring token ring, wherein a plurality of input in parallel ring asynchronous FIFO token ring based on the input multiplexer module is connected to the output end, wherein a plurality of output annular asynchronous FIFO token ring based on parallel connected to the input end the output terminal of the multiplexer module. In the circuit structure, the high speed data stream of the data buffer storage module is operated and processed continuously to realize the seamless buffering and transmission of the data stream.

【技术实现步骤摘要】

本专利技术属于数字集成电路领域，具体涉及一种片上网络的跨时钟域高速数据通信接口电路。
技术介绍
随着国内微电子技术的快速发展以及FPGA系统设计的复杂化，在单一芯片上集成数百个IP核已成为可能。片上网络(Networkonchip,NOC)的出现满足了众多IP核通信的需求。然而，传统的同步设计技术采用单一的电压时钟域，限制了NOC性能的提高和功耗的降低，已逐渐成为片上网络的设计瓶颈。在实际的工程中，尤其是高速视频采集和处理系统中，系统内部的各个功能模块往往需要工作在不同频率的时钟域中，跨时钟域处理不可避免。为了解决这一问题，跨时钟域同步电路机制及其设计方法近年来成为了片上网络的研究热点。常用的跨时钟域同步电路有：两级或多级寄存器同步、电平同步、握手同步、异步FIFO等。这些设计方法虽然在一定程度上，很好的减小了跨时钟域传输所带来的亚稳态的影响，但仍无法满足片上网络对大容量、多比特和高速度视频数据码流进行实时传输的需求。目前片上网络跨时钟域数据通信接口的设计核心难题，一是如何解决跨时钟域的数据传输所导致的亚稳态问题；二是如何实现片上网络跨时钟域高速数据的传输,避免数据丢失和传输数据的不连续。片上网络相邻节点之间进行跨时钟域的数据传输容易引起亚稳态，导致数据丢失，影响片上网络高速视频数据处理系统的性能。MTBF(Meantimeoffailure，平均无故障时间)是衡量亚稳态的有效指标，MTBF的值越大，则出现亚稳态问题的概率就越小。MTBF的计算公式为：MTBF＝eTmet/C2/C1·fclk·fdata
技术实现思路
针对现有技术的不足，本专利技术提出一种片上网络的跨时钟域高速数据通信接口电路。将亚稳态问题发生的概率降到最低，同时，满足了片上网络大容量、多比特和高速度视频数据码流的实时传输的要求。本专利技术的具体技术方案如下：本专利技术提出的一种片上网络的跨时钟域数据通信接口电路，是由输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块三大部分组成。输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。数据缓冲存储模块，包括多个基于令牌环的环形异步FIFO，多个基于令牌环的环形异步FIFO的输入端并联连接到输入多路选择器模块的输出端，多个基于令牌环的环形异步FIFO的输出端并联连接到输出多路选择器模块的输入端。基于令牌环的环形异步FIFO，包括令牌环结构，令牌环结构包括八个锁存器，八个锁存器的连接方式为上一级的锁存器的输出端连接到下一级的锁存器的输入端，最后一级的锁存器的输出端连接到第一级锁存器的输入端。片上网络的视频采集IP核所产生的输入数据输入到输入多路选择器模块，所述的输入多路选择器模块在使能信号有效的情况下把输入数据依次输出到数据缓冲存储模块，所述的输出多路选择器模块在使能信号有效的情况下将数据缓冲存储模块中的数据依次读出，并将输出数据送入片上网络的视频处理IP核。基于令牌环的环形异步FIFO中的令牌环结构，锁存器的状态为1时定义为令牌，当使能信号有效时，上一级锁存器中的数值将被转移到下一级锁存器中，最后一级锁存器中的数值将被转移到第一级锁存器中，通过令牌的移动和调整来产生基于令牌环的环形异步FIFO的读/写指针，控制基于令牌环的环形异步FIFO的读/写操作。本专利技术的有益效果如下：本专利技术提出了一种片上网络的跨时钟域高速数据通信接口电路。在电路结构中，采用基于令牌环的环形异步FIFO的设计思想，通过输入多路选择器模块和输出多路选择器模块的设计，使基于令牌环的环形异步FIFO可以按节拍、相互配合的切换，将经过数据缓冲存储模块的高速数据码流连续地进行运算与处理，实现数据码流的无缝缓冲与传输。本专利技术所提出的一种片上网络的跨时钟域高速数据通信接口电路，设计巧妙、结构简单、可靠且能够大幅度减少亚稳态的影响。实验结果表明，该片上网络的跨时钟域高速数据通信接口电路可以在片上网络上实现大容量、多比特和高速度视频数据码流的实时传输，保证了片上网络高速视频数据处理系统的稳定性。附图说明图1为本专利技术具体实施方式中的片上网络的跨时钟域高速数据通信接口电路设计框图；图2为本专利技术具体实施方式中的令牌环结构图；其中，图(a)为本专利技术具体实施方式中的写指针的令牌环结构图，图(b)为本专利技术具体实施方式中的读指针的令牌环结构图；图3为本专利技术具体实施方式中的输入多路选择器模块RTL结构图；图4为本专利技术具体实施方式中的输出多路选择器模块RTL结构图；图5为本专利技术具体实施方式中的跨时钟域高速数据通信接口电路在片上网络中的应用图；图6为本专利技术具体实施方式中的片上网络的跨时钟域高速数据通信接口电路顶层RTL结构图。具体实施方式下面结合附图，以采用四个并行的令牌环环形FIFO结构构成的片上网络的跨时钟域数据通信接口电路为例，对本专利技术的一种实施例，做进一步说明。本专利技术提出的一种片上网络的跨时钟域高速数据通信接口电路，是由输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块三大部分组成。输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。片上网络的跨时钟域高速数据通信接口电路设计框图如图1所示。数据缓冲存储模块，包括多个基于令牌环的环形异步FIFO，多个基于令牌环的环形异步FIFO的输入端并联连接到输入多路选择器模块的输出端，多个基于令牌环的环形异步FIFO的输出端并联连接到输出多路选择器模块的输入端。常规的异步FIFO，包含一个双端口RAM，一个端口用来数据的写入，即将数据存入到异步FIFO，另一个端口用作数据的读出，即将数据从异步FIFO中读出。异步FIFO利用读/写指针来判断异步FIFO的空满，当读指针追上写指针时，异步FIFO为空；当写指针追上读指针时，异步FIFO为满。由于一个二进制计数值从一个时钟域转换到另外一个时钟域时比较容易出现问题，并且采用二进制计数器进行计数时，所有位都可能同时变化，在同一个时钟沿同步多个信号比较容易产生亚稳态问题。因此本专利技术采用令牌环结构，将令牌作为异步FIFO的读/写指针，通过令牌的移动变换来产生读/写指针的变化，将读/写指针同步到异步时钟域进行比较，并将之作为空/满状态的检测。基于令牌环的环形异步FIFO，包括令牌环结构，令牌环结构包括八个锁存器，八个锁存器的连接方式为上一级的锁存器的输出端连接到下一级的锁存器的输入端，最后一级的锁存器的输出端连接到第一级锁存器的输入端，并规定令牌环高电平信号有效，其中wr为写指针，rr为读指针，令牌环结构图如图2所示，其中图2(a)为写指针的令牌环结构图，图(b)读指针的令牌环结构图。将最后一级的输出与第一级的输入相连构成一个环形，其中锁存器的状态为1时定义为令牌，当使能信号有效时，上一级锁存器中的数值将被转移到下一级锁存器中，最后一级锁存器中的数值将被转移到第一级锁存器中，通过令牌的移动和调整来产生基于令牌环的环形异步FIFO的读/写指针，控制基于令牌环的环形异步FIFO的读/写操作。基于令牌环的环形异步FIFO有且只有一个读指针rr和一个写指针wr，它们均以令牌的形式在令牌环中顺时针传递，当基于令牌环的环形异步FI本文档来自技高网...

【技术保护点】
一种片上网络的跨时钟域高速数据通信接口电路，挂载到片上网络的路由节点上，其特征在于，包括以下三个模块：输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块；所述的输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。

【技术特征摘要】
1.一种片上网络的跨时钟域高速数据通信接口电路，挂载到片上网络的路由节点上，其特征在于，包括以下三个模块：输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块；所述的输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。2.根据权利要求1所述的一种片上网络的跨时钟域高速数据通信接口电路，其特征在于，所述的数据缓冲存储模块，包括多个基于令牌环的环形异步FIFO，所述的多个基于令牌环的环形异步FIFO的输入端并联连接到输入多路选择器模块的输出端，所述的多个基于令牌环的环形异步FIFO的输出端并联连接到输出多路选择器模块的输入端。3.根据权利要求1所述的一种片上网络的跨时钟域高速数据通信接口电路，其特征在于，所述的基于令牌环的环形异步FIFO，包括令牌环结构，所述的令牌环结构包括八个锁存器，所述的八个锁存器的连接方式为上一级的锁存器的输出端连接到下一级的锁存器...

【专利技术属性】
技术研发人员：李晶皎，王爱侠，李贞妮，钟顺达，
申请(专利权)人：东北大学，
类型：发明
国别省市：辽宁;21