一种具有迟滞功能的低阈值使能电路制造技术

本实用新型专利技术公开了一种具有迟滞功能的低阈值使能电路，利用PTAT基准电流源产生一个受工艺和电源电压影响较小的基准电压，用于迟滞比较器的比较基准，从而实现了使能电路的低阈值和迟滞功能，解决了现有使能电路存在无法满足部分芯片的低阈值要求以及在NMOS管的阈值电压附近存在振荡风险的问题。

Low threshold enable circuit with hysteresis function

The utility model discloses a low threshold with hysteresis function enable circuit, a power supply voltage is less affected by process and voltage using PTAT current reference source for the baseline of the hysteresis comparator, thus enabling circuit low threshold and hysteresis function, solved the existing enable circuit cannot exist part of the chip meet the low threshold requirements and existing risk oscillation near the threshold voltage of the NMOS tube problem.

【技术实现步骤摘要】

本技术涉及电子电路
，尤其涉及一种具有迟滞功能的低阈值使能电路。
技术介绍
现有的使能电路，其翻转电平一般都会超过NMOS管的阈值电压，因此，无法满足部分芯片对使能电路低阈值的特殊要求，且一般的使能电路没有迟滞功能，这样会存在阈值附近有振荡的风险。也就是说，现有使能电路存在无法满足部分芯片的低阈值要求以及在NMOS管的阈值电压附近存在振荡风险的问题。
技术实现思路
本技术提供了一种具有迟滞功能的低阈值使能电路，用以解决现有使能电路存在无法满足部分芯片的低阈值要求以及在NMOS管的阈值电压附近存在振荡风险的问题。本技术提供了一种具有迟滞功能的低阈值使能电路，其特征在于，包括依次电性连接的偏置启动电路、偏置电路和低阈值使能电路；所述偏置启动电路包括PMOS管MP1，PMOS管MP2，NMOS管MN1，NMOS管MN2，NMOS管MN3；所述偏置电路包括PMOS管MP3，PMOS管MP4，NMOS管MN4，NMOS管MN5，PNP型晶体管QP1，PNP型晶体管QP2，电阻R1；所述低阈值使能电路包括PMOS管MP5，PMOS管MP6，PMOS管MP7，NMOS管MN6，NMOS管MN7，NMOS管MN8，NMOS管MN9，反相器INV1，反相器INV2，反相器INV3，反相器INV4，电阻R2，电阻R3；所述偏置启动电路的连接关系如下：PMOS管MP1的源极和PMOS管MP2的源极均连接至电源VDD；PMOS管MP1的栅极、NMOS管MN1的源极、NMOS管MN2的源极和NMOS管MN3的源极均接地；PMOS管MP1的漏极与NMOS管MN3的栅极、NMOS管MN1的漏极相连；PMOS管MP2的漏极与NMOS管MN2的漏极相连；NMOS管MN2的漏极与栅极相连；NMOS管MN1的栅极与NMOS管MN2的栅极相连；PMOS管MP2的栅极、NMOS管MN3的漏极与所述低阈值使能电路中的PMOS管MP7的栅极相连；所述偏置电路的连接关系如下：PMOS管MP3的源极和PMOS管MP4的源极均连接至电源VDD；PMOS管MP3的栅极、PMOS管MP4的栅极与所述低阈值使能电路中的PMOS管MP7的栅极相连；PMOS管MP4的栅极与漏极相连，漏极与NMOS管MN5的漏极相连；PMOS管MP3的漏极与NMOS管MN4的漏极相连；NMOS管MN4的漏极与栅极相连，源极与PNP型晶体管QP1的发射极相连，栅极与NMOS管MN5的栅极相连；NMOS管MN5的源极与电阻R1的第一端相连；电阻R1的第二端与PNP型晶体管QP2的发射极相连；PNP型晶体管QP2的基极与PNP型晶体管QP1的基极相连并接地；PNP型晶体管QP2的集电极与PNP型晶体管QP1的集电极均接地；所述低阈值使能电路的连接关系如下：PMOS管MP5的源极、PMOS管MP6的源极和PMOS管MP7的源极均连接至电源VDD；PMOS管MP5的栅极、PMOS管MP6的栅极与PMOS管MP7的栅极相连；PMOS管MP5的漏极与NMOS管MN6的漏极、反相器INV1的第一端相连；反相器INV1的第二端与NMOS管MN9的栅极、反相器INV2的第一端相连；NMOS管MN6的栅极与NMOS管MN7的栅极相连，源极为电压输入端EN_in；PMOS管MP6的漏极与NMOS管MN7的漏极相连；NMOS管MN7的栅极与漏极相连，源极与电阻R2的第一端相连；电阻R2的第二端与电阻R3的第一端、NMOS管MN8的漏极相连；NMOS管MN8的栅极与反相器INV2的第二端相连；反相器INV2的第一端与NMOS管MN8的栅极相连；电阻R3的第二端、NMOS管MN8的源极和NMOS管MN9的源极均接地；PMOS管MP7的漏极与反相器INV3的第一端、NMOS管MN9的漏极相连；反相器INV3的第二端与反相器INV4的第一端相连；反相器INV4的第二端为电压输出端EN_out。进一步地，记(W/L)MPn为第n个PMOS管的宽长比，n＝1,2,3…，(W/L)MNn为第n个NMOS管的宽长比，n＝1,2,3…，则两个宽长比关系如下：(W/L)MP6＝2*(W/L)MP4；(W/L)MN6＝4*(W/L)MN7；(W/L)MP1＝(W/L)MP2；(W/L)MP3＝(W/L)MP4；(W/L)MP4＝(W/L)MP5。进一步地，记AE1，AE2分别为PNP型晶体管QN1和PNP型晶体管QN2的发射区面积，则其发射区面积比如下：AE1:AE2＝1:N，其中，N为大于1的正整数。本技术有益效果如下：本技术提供了一种具有迟滞功能的低阈值使能电路，利用PTAT基准电流源产生一个受工艺和电源电压影响较小的基准电压，用于迟滞比较器的比较基准，从而实现了使能电路的低阈值和迟滞功能，解决了现有使能电路存在无法满足部分芯片的低阈值要求以及在NMOS管的阈值电压附近存在振荡风险的问题。附图说明为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1所示为本技术实施例中一种具有迟滞功能的低阈值使能电路的电路原理图。具体实施方式为了使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术作进一步地详细描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。本技术实施例提供了一种具有迟滞功能的低阈值使能电路，如图1所示，包括依次电性连接的偏置启动电路100、偏置电路200和低阈值使能电路300；所述偏置启动电路100包括PMOS管MP1，PMOS管MP2，NMOS管MN1，NMOS管MN2，NMOS管MN3。所述偏置电路200包括PMOS管MP3，PMOS管MP4，NMOS管MN4，NMOS管MN5，PNP型晶体管QP1，PNP型晶体管QP2，电阻R1。所述低阈值使能电路300包括PMOS管MP5，PMOS管MP6，PMOS管MP7，NMOS管MN6，NMOS管MN7，NMOS管MN8，NMOS管MN9，反相器INV1，反相器INV2，反相器INV3，反相器INV4，电阻R2，电阻R3。具体地，所述偏置启动电路100的连接关系如下：PMOS管MP1的源极和PMOS管MP2的源极均连接至电源VDD；PMOS管MP1的栅极、NMOS管MN1的源极、NMOS管MN2的源极和NMOS管MN3的源极均接地；PMOS管MP1的漏极与NMOS管MN3的栅极、NMOS管MN1的漏极相连；PMOS管MP2的漏极与NMOS管MN2的漏极相连；NMOS管MN2的漏极与栅极相连；NMOS管MN1的栅极与NMOS管MN2的栅极相连；PMOS管MP2的栅极、NMOS管MN3的漏极与所述低阈值使能电路300中的PMOS管MP7的栅极相连。所述偏置电路200的连接关系如下：PMOS管MP3的源极和PMOS管MP4的源极均连接至电源VDD；PM本文档来自技高网...

【技术保护点】
一种具有迟滞功能的低阈值使能电路，其特征在于，包括依次电性连接的偏置启动电路、偏置电路和低阈值使能电路；所述偏置启动电路包括PMOS管MP1，PMOS管MP2，NMOS管MN1，NMOS管MN2，NMOS管MN3；所述偏置电路包括PMOS管MP3，PMOS管MP4，NMOS管MN4，NMOS管MN5，PNP型晶体管QP1，PNP型晶体管QP2，电阻R1；所述低阈值使能电路包括PMOS管MP5，PMOS管MP6，PMOS管MP7，NMOS管MN6，NMOS管MN7，NMOS管MN8，NMOS管MN9，反相器INV1，反相器INV2，反相器INV3，反相器INV4，电阻R2，电阻R3；所述偏置启动电路的连接关系如下：PMOS管MP1的源极和PMOS管MP2的源极均连接至电源VDD；PMOS管MP1的栅极、NMOS管MN1的源极、NMOS管MN2的源极和NMOS管MN3的源极均接地；PMOS管MP1的漏极与NMOS管MN3的栅极、NMOS管MN1的漏极相连；PMOS管MP2的漏极与NMOS管MN2的漏极相连；NMOS管MN2的漏极与栅极相连；NMOS管MN1的栅极与NMOS管MN2的栅极相连；PMOS管MP2的栅极、NMOS管MN3的漏极与所述低阈值使能电路中的PMOS管MP7的栅极相连；所述偏置电路的连接关系如下：PMOS管MP3的源极和PMOS管MP4的源极均连接至电源VDD；PMOS管MP3的栅极、PMOS管MP4的栅极与所述低阈值使能电路中的PMOS管MP7的栅极相连；PMOS管MP4的栅极与漏极相连，漏极与NMOS管MN5的漏极相连；PMOS管MP3的漏极与NMOS管MN4的漏极相连；NMOS管MN4的漏极与栅极相连，源极与PNP型晶体管QP1的发射极相连，栅极与NMOS管MN5的栅极相连；NMOS管MN5的源极与电阻R1的第一端相连；电阻R1的第二端与PNP型晶体管QP2的发射极相连；PNP型晶体管QP2的基极与PNP型晶体管QP1的基极相连并接地；PNP型晶体管QP2的集电极与PNP型晶体管QP1的集电极均接地；所述低阈值使能电路的连接关系如下：PMOS管MP5的源极、PMOS管MP6的源极和PMOS管MP7的源极均连接至电源VDD；PMOS管MP5的栅极、PMOS管MP6的栅极与PMOS管MP7的栅极相连；PMOS管MP5的漏极与NMOS管MN6的漏极、反相器INV1的第一端相连；反相器INV1的第二端与NMOS管MN9的栅极、反相器INV2的第一端相连；NMOS管MN6的栅极与NMOS管MN7的栅极相连，源极为电压输入端EN_in；PMOS管MP6的漏极与NMOS管MN7的漏极相连；NMOS管MN7的栅极与漏极相连，源极与电阻R2的第一端相连；电阻R2的第二端与电阻R3的第一端、NMOS管MN8的漏极相连；NMOS管MN8的栅极与反相器INV2的第二端相连；反相器INV2的第一端与NMOS管MN8的栅极相连；电阻R3的第二端、NMOS管MN8的源极和NMOS管MN9的源极均接地；PMOS管MP7的漏极与反相器INV3的第一端、NMOS管MN9的漏极相连；反相器INV3的第二端与反相器INV4的第一端相连；反相器INV4的第二端为电压输出端EN_out。...

【技术特征摘要】
1.一种具有迟滞功能的低阈值使能电路，其特征在于，包括依次电性连接的偏置启动电路、偏置电路和低阈值使能电路；所述偏置启动电路包括PMOS管MP1，PMOS管MP2，NMOS管MN1，NMOS管MN2，NMOS管MN3；所述偏置电路包括PMOS管MP3，PMOS管MP4，NMOS管MN4，NMOS管MN5，PNP型晶体管QP1，PNP型晶体管QP2，电阻R1；所述低阈值使能电路包括PMOS管MP5，PMOS管MP6，PMOS管MP7，NMOS管MN6，NMOS管MN7，NMOS管MN8，NMOS管MN9，反相器INV1，反相器INV2，反相器INV3，反相器INV4，电阻R2，电阻R3；所述偏置启动电路的连接关系如下：PMOS管MP1的源极和PMOS管MP2的源极均连接至电源VDD；PMOS管MP1的栅极、NMOS管MN1的源极、NMOS管MN2的源极和NMOS管MN3的源极均接地；PMOS管MP1的漏极与NMOS管MN3的栅极、NMOS管MN1的漏极相连；PMOS管MP2的漏极与NMOS管MN2的漏极相连；NMOS管MN2的漏极与栅极相连；NMOS管MN1的栅极与NMOS管MN2的栅极相连；PMOS管MP2的栅极、NMOS管MN3的漏极与所述低阈值使能电路中的PMOS管MP7的栅极相连；所述偏置电路的连接关系如下：PMOS管MP3的源极和PMOS管MP4的源极均连接至电源VDD；PMOS管MP3的栅极、PMOS管MP4的栅极与所述低阈值使能电路中的PMOS管MP7的栅极相连；PMOS管MP4的栅极与漏极相连，漏极与NMOS管MN5的漏极相连；PMOS管MP3的漏极与NMOS管MN4的漏极相连；NMOS管MN4的漏极与栅极相连，源极与PNP型晶体管QP1的发射极相连，栅极与NMOS管MN5的栅极相连；NMOS管MN5的源极与电阻R1的第一端相连；电阻R1的第二端与PNP型晶体管QP2的发射极相连；PNP型晶体管QP2的基极与PNP型晶体管QP1的基极相连并接地；PNP型晶体管Q...

【专利技术属性】
技术研发人员：廖建平，林桂江，陈跃鸿，杨瑞聪，任连峰，杨凤炳，吴丹，沈滨旭，
申请(专利权)人：厦门新页微电子技术有限公司，
类型：新型
国别省市：福建;35