带有U型沟槽的半浮栅存储器件及制备方法技术

一种带有U型沟槽的半浮栅存储器件及制备方法，该器件包括：一个具有第一类掺杂的半导体衬底，半导体衬底上具有第二类掺杂的源区和漏区；半导体衬底内具有U型沟槽，U型沟槽位于源区和漏区之间，且U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；在第一层电介质薄膜上形成有接触窗口，在第一层电介质薄膜上和U型沟槽中形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区接触，利用超浅结形成一个p‑n结二极管；覆盖半浮栅顶部形成第二层电介质薄膜；在第二层电介质薄膜之上形成控制栅；在半浮栅和控制栅两侧具有侧墙及具有第二类掺杂的源漏重掺杂区域。因此，本发明专利技术可在低操作电压下提高存取速度和确保器件之间的性能参数较为一致。

Semi floating gate memory device with U type groove and preparation method thereof

With a U groove semi floating gate memory device and a preparation method thereof. The device includes: a semiconductor substrate having a first type doped source region, with second kinds of doping on the semiconductor substrate and the drain region; the semiconductor substrate with U type groove between the U groove is located in the source region and the drain region. And the U type groove of the side wall and the bottom surface is covered with a first layer of dielectric thin film; contact window is formed in the first layer of dielectric film, forming a first type doped with semi floating gate in the first layer of dielectric film and U type groove, semi floating gate through the first layer of a dielectric thin film window and drain the contact area, the formation of ultra shallow junction, a p n junction diode; covering half floating gate formed on the top of the second layer dielectric film; the control gate is formed on the second dielectric film; semi floating gate and a control gate on both sides of the side wall and out There are second kinds of doped source drain doping regions. Therefore, the invention can improve the access speed under the low operating voltage and ensure the performance parameters of the device are more consistent.

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，特别涉及半导体存储器件
，尤其涉及一种采用后栅工艺的具有U型沟槽的半浮栅存储器件及制备方法。
技术介绍
随半导体存储器被广泛应用于各种电子产品之中，不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。例如，静态随机存储器(StaticRandomAccessMemory，简称SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DynamicRandomAccessMemory，简称DRAM)则具有很高的密度和中等的随机存取速度。常用的U盘等闪存芯片则采用了一种称为浮栅晶体管的器件。闪存又称“非挥发性存储器”。所谓“非挥发”，就是在芯片没有供电的情况下，信息仍被保存不会丢失。目前业界通常把一个隧穿场效应晶体管(Thetunnelfield-effecttransistor，简称TFET)和浮栅器件结合起来，构成了一种全新的“半浮栅”结构的器件，称为半浮栅晶体管。例如，在文献Science,341(6146):640-643中，提出了一种利用TFET擦写电荷的平面式半浮栅存储器件(如图1所示)。在专利ZL2015205706355提出了一种改进的带有U形沟道的半浮栅存储器件(如图2所示)。上述半浮栅存储器件可用侧壁上具有沟道竖直方向的MOSFET对半浮栅进行充电，在较低操作电压下仍具有纳秒级的读写速度。然而，在写入时，上述半浮栅存储器件的浮栅电位取决于侧面竖直沟道MOS管的阈值电压，该阈值电压又强烈依赖于侧面竖直沟道MOSFET的冶金沟道长度，而冶金沟道长度由接触窗口处PN结的结深决定。并且，上述专利文献中的半浮栅存储器件PN结，在整个前道工艺中形成较早，经历多步退火，结深波动大，进一步导致如下问题：①、侧面竖直沟道MOSFET阈值电压波动大；②、上述专利文献所生产出的半浮栅存储器件性能个体之间差异大，无法进行大规模集成。
技术实现思路
针对现有技术存在的不足，本专利技术提出一种采用后栅工艺的半浮栅存储器件，利用伪栅(DummyGate)形成栅极后，再依次形成侧墙并进行退火，保证接触窗口处的PN结经历尽可能少的热过程，减少扩散波动；此外，在接触窗口PN结采用超浅结的相关工艺，进一步控制扩散结深，减少波动。为实现上述目的，本专利技术的技术方案如下：一种采用后栅工艺的带有U型沟槽的半浮栅存储器件，其包括：一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；所述半导体衬底内具有U型沟槽，所述U型沟槽位于所述源区和漏区之间，且所述U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；在所述第一层电介质薄膜上形成有接触窗口，在第一层电介质薄膜上和U型沟槽中形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区接触，形成一个p-n结二极管；覆盖所述半浮栅顶部形成第二层电介质薄膜；在第二层电介质薄膜之上形成控制栅；在所述半浮栅和控制栅两侧具有侧墙及源漏的重掺杂区域。优选地，所述第一层电介质薄膜的接触窗口位于半导体沉底顶部所述U型沟槽旁边，所述半导体衬底的底部具有底部电极。优选地，所述第一类掺杂为n型，所述第二类掺杂为p型；或者，所述的第一类掺杂为p型，所述的第二类掺杂为n型。优选地，所述控制栅为多晶硅栅或者金属栅中的任意一种；所述第一层电介质薄膜、第二层电介质薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。为实现上述目的，本专利技术还包括一种技术方案如下：一种采用后栅工艺制备带有U型沟槽的半浮栅存储器件的方法，其特征在于，包括步骤S1：在所提供的具有第一类掺杂的单晶硅衬底上通过离子注入和热扩散形成结深合适的第二类掺杂区域；步骤S2：在半导体衬底表面淀积一层硬掩模层，在所述硬掩模层上通过光刻工艺和刻蚀定义U型沟槽，所述第二类掺杂区域被U型沟槽分为源区和漏区；所述U型沟槽的深度需大于等于第二类掺杂区域结深；步骤S3：在具有所述U型沟槽的半导体衬底表面形成第一层电介质薄膜，电介质薄膜为氧化硅、氮化硅或氧化铪；其中，所述第一层电介质薄膜的厚度为2纳米至6纳米；步骤S4：在所述U型沟槽内淀积多晶硅作为伪栅；所述伪栅的栅高等于控制栅和半浮栅高度和，所述伪栅的底部距离半导体衬底表面100纳米至250纳米之间；之后按照常规CMOS工艺步骤，通过光刻和刻蚀形成定义栅极、形成侧墙，在所述源区和漏区分别形成较高浓度的第二类掺杂区域；步骤S5：通过硬掩模和光刻，在所述伪栅和第一层电介质薄膜上定义接触窗口；其中，所述接触窗口宽度在30纳米至80纳米之间；步骤S6：除去形成所述伪栅的多晶硅，重新淀积具有第一类掺杂的多晶硅作为半浮栅；所述掺杂离子包括硼、氟化硼、磷和/或砷；步骤S7：在所述半浮栅上表面形成第二层电介质薄膜；步骤S8：在所述第二层电介质薄膜形成控制栅；所述控制栅为经原位重掺杂的多晶硅，或是金属栅。优选地，所述步骤S1中，所述掺杂离子包括硼、氟化硼、磷和/或砷，所述掺杂离子的注入浓度是1e13cm^-2至1e17cm^-2之间，所述掺杂离子的注入能量为50KeV至200KeV之间。优选地，所述步骤S2中，所述U型沟槽的深度在90纳米至180纳米之间；所述U型沟槽的宽度在30纳米至70纳米之间。优选地，所述步骤S5中，还包括向所述接触窗口内注入剂量为1e11cm^-2至1e13cm^-2、能量为500eV至8KeV的氧原子以进一步抑制杂质扩散的步骤。优选地，所述步骤S6中，采用原位掺杂的方式，淀积具有第一类掺杂多晶硅形成所述半浮栅，以进一步控制接触窗口PN结结深。优选地，采用快速热氧化工艺，以形成第二层电介质薄膜并在所述接触窗口下方形成超浅结。从上述技术方案可以看出，本专利技术提供了一种利用后栅工艺形成超浅结、带有U型沟槽的半浮栅存储器件，具有如下有益效果：①、可在低操作电压下提高存取速度。②、器件之间的性能参数较为一致，适用于大规模集成。附图说明图1为现有技术的一种利用TFET擦写的一种平面沟道的半导体存储器的剖面图图2所示为未采用后栅工艺和超浅结工艺、接触窗口下方PN结深度较大的半浮栅器件结构示意图图3为本专利技术所提出的一种采用后栅工艺的带有U型沟槽的半浮栅存储器件结构剖面示意图图4所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S1后的剖面示意图图5所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S2后的剖面示意图图6所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S3后的剖面示意图图7所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S1后的剖面示意图图8所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S4后的剖面示意图图9所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S5后的剖面示意图图10所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S6后的剖面示意图图11所示为本专利技术所提出的采用后栅工艺的半浮栅器件的制造方法完成步骤S7后的剖面示意图具体实施方式下面结合附图3-11对本专利技术的具体实施方式进行详细的说明。应理解的是本专利技术能够在不同的示例上具有各种的变化，其皆不脱离本专利技术的范围，且其中的说明及图示在本质上当做说明之用，而非用以本文档来自技高网...

【技术保护点】
一种带有U型沟槽的半浮栅存储器件，其特征在于，包括：一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；所述半导体衬底内具有U型沟槽，所述U型沟槽位于所述源区和漏区之间，且所述U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；在所述第一层电介质薄膜上形成有接触窗口，在第一层电介质薄膜上和U型沟槽中形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区接触，形成一个p‑n结二极管；覆盖所述半浮栅顶部形成第二层电介质薄膜；在第二层电介质薄膜之上形成控制栅；在所述半浮栅和控制栅两侧具有侧墙及具有第二类掺杂的源漏重掺杂区域。

【技术特征摘要】
1.一种带有U型沟槽的半浮栅存储器件，其特征在于，包括：一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；所述半导体衬底内具有U型沟槽，所述U型沟槽位于所述源区和漏区之间，且所述U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；在所述第一层电介质薄膜上形成有接触窗口，在第一层电介质薄膜上和U型沟槽中形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区接触，形成一个p-n结二极管；覆盖所述半浮栅顶部形成第二层电介质薄膜；在第二层电介质薄膜之上形成控制栅；在所述半浮栅和控制栅两侧具有侧墙及具有第二类掺杂的源漏重掺杂区域。2.根据权利要求1所述的带有U型沟槽的半浮栅存储器件，其特征在于，所述第一层电介质薄膜的接触窗口位于半导体沉底顶部所述U型沟槽旁边，所述半导体衬底的底部具有底部电极。3.根据权利要求1所述的带有U型沟槽的半浮栅存储器件，其特征在于，所述第一类掺杂为n型，所述第二类掺杂为p型；或者，所述的第一类掺杂为p型，所述的第二类掺杂为n型。4.根据权利要求1所述的带有U型沟槽的半浮栅存储器件，其特征在于，所述控制栅为多晶硅栅或者金属栅中的任意一种；所述第一层电介质薄膜、第二层电介质薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。5.一种采用后栅工艺制备带有U型沟槽的半浮栅存储器件的方法，其特征在于，包括：步骤S1：在所提供的具有第一类掺杂的单晶硅衬底上通过离子注入和热扩散形成结深合适的第二类掺杂区域；步骤S2：在半导体衬底表面淀积一层硬掩模层，在所述硬掩模层上通过光刻工艺和刻蚀定义U型沟槽，所述第二类掺杂区域被U型沟槽分为源区和漏区；所述U型沟槽的深度需大于等于第二类掺杂区域结深；步骤S3：在具有所述U型沟槽的半导体衬底表面形成第一层电介质薄膜，电介质薄膜为氧化硅、氮化硅或氧化铪；其中，所述第一层电介质薄膜的厚度为2纳米至6纳米；步骤S4：在所述U型沟槽内淀...

【专利技术属性】
技术研发人员：师沛，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海;31