一种半导体器件及其制备方法、电子装置制造方法及图纸

本发明专利技术涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOS LDD扩展区；步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件及其制备方法、电子装置。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET器件制备过程中通常会在源漏区上通过外延形成抬升的源漏，以在所述沟道引入应力，同时减小源漏外延电阻和接触电阻，在抬升源漏外延过程中通常会有高温工艺，例如H2预烘烤等，其温度能够达到780-850℃，在所述较高的温度下会使FinFET器件中口袋注入离子的损失增大，特别是对于PMOS中的B离子的损失，此外，还会造成外延电阻的增加，使FinFET器件性能降低。由于半导体器件尺寸的不断缩小，例如鳍片更加狭窄，这进一步加剧了B离子的损失以及口袋注入的遮蔽效应(shadoweffect)。因此，为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOSLDD扩展区；步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述第一凹槽以及所述半导体衬底表面的残留物；步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOSLDD扩展区。可选地，在所述步骤S4中，所述预烘烤选用H2预烘烤。可选地，在所述步骤S4中，所述预烘烤温度为780-850℃。可选地，在所述步骤S5中，外延生长SiGe并原位掺杂B，以形成所述PMOS抬升源漏。可选地，在所述步骤S3中在所述LDD离子注入之前还进一步包括在所述NMOS栅极和所述PMOS栅极的侧壁上形成偏移侧壁的步骤。可选地，所述方法还进一步包括：步骤S7：在所述NMOS栅极的两侧形成第二凹槽并在所述第二凹槽中外延生长第二半导体材料层，以形成NMOS抬升源漏。可选地，所述方法还进一步包括：步骤S8：在所述NMOS抬升源漏以及所述PMOS抬升源漏上执行离子注入步骤；步骤S9：执行退火步骤。可选地，所述步骤S1包括：步骤S11：提供半导体衬底并图案化，以在所述NMOS区域和所述PMOS区域中形成所述鳍片；步骤S12：沉积隔离材料层，以覆盖所述鳍片，然后回蚀刻所述隔离材料层，以露出所述鳍片至目标高度；步骤S13：在所述鳍片上形成栅极材料层并图案化，以形成环绕所述鳍片的所述NMOS栅极和所述PMOS栅极。本专利技术还提供了一种如上述的方法制备得到的半导体器件。本专利技术还提供了一种电子装置，包括上述的半导体器件。本专利技术为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在形成鳍片之后在所述鳍片上形成环绕所述鳍片的栅极，然后对所述NMOS进行口袋离子注入，在形成间隙壁之后执行NMOSLDD离子注入，而不对所述PMOS进行口袋注入和LDD注入，然后在所述PMOS栅极两侧进行蚀刻形成凹槽，并进行H2预烘焙，接着外延生长SiGe并原位掺杂B，然后执行退火，在退火过程中使B扩散至所述PMOS的LDD扩展区中，最后形成NMOS抬升源漏并进行离子注入，通过对所述工艺顺序的调整可以避免在并进行H2预烘焙过程中PMOS中B的损失，不但可以减小外延电阻，还可以消除口袋注入的遮蔽效应(shadoweffect)，使FinFET器件性能提高。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1a-1j本专利技术中所述半导体器件的制备过程示意图；图2为制备本专利技术所述半导体器件的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOS LDD扩展区；步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述第一凹槽以及所述半导体衬底表面的残留物；步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。

【技术特征摘要】
1.一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOSLDD扩展区；步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤，以去除所述第一凹槽以及所述半导体衬底表面的残留物；步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOSLDD扩展区。2.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述预烘烤选用H2预烘烤。3.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，所述预烘烤温度为780-850℃。4.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，外延生长SiGe并原位掺杂B，以形成所述P...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31