鳍式场效晶体管的元件格结构制造技术

一种鳍式场效晶体管的元件格结构，包含多条在元件格中的多晶硅线以及多个在元件格中的鳍形氧化扩散区域。多晶硅线水平地配置且以节距X平均地间隔。鳍形氧化扩散区域垂直地配置且以节距Y平均地间隔。鳍形氧化扩散区域的节距Y定义出元件格的宽度。元件格结构还包含多个P型与N型金属氧化物半导体晶体管。这些P型与N型金属氧化物半导体晶体管具有形成在鳍形氧化扩散区域的源极节点以及漏极节点，以及连接至多晶硅线的栅极。这些P型与N型金属氧化物半导体晶体管相连在一起以形成元件格中的一或多个互补式金属氧化物半导体装置。

【技术实现步骤摘要】

本揭示内容一般是有关于一种半导体制程，且特别是有关于鳍式场效晶体管(FinFETs)的元件格结构。
技术介绍
随着半导体制造工业的快速进展，互补式金属氧化物半导体(complementarymetaloxidesemiconductor；CMOS)鳍式场效晶体管(finfield-effecttransistor；FinFET)装置在许多逻辑及其他应用中受到欢迎。因此，鳍式场效晶体管(FinFET)装置现今被集成在各种形式且被制造的半导体装置中。鳍式场效晶体管装置一般包含多个高开口率的鳍形氧化扩散(oxidediffused；OD)区域。鳍形氧化扩散区域垂直于基板的上表面形成。鳍形氧化扩散区域定义出主动区。主动区形成有CMOS晶体管的通道以及源极/漏极区域。一般而言，鳍形氧化扩散区域为绝缘且凸起的三维(3D)结构。CMOSFinFET装置的栅极形成于鳍的上方并沿着鳍的边形成，以利用通道与源极/栅极区域表面积增加的优点，生产出更快速、更可靠以及更好控制的半导体晶体管装置。多晶硅(Polycrystallinesilicon；POLY)线被用以携带控制信号至CMOS晶体管的栅极。在一些实施例中，栅极亦可以以POLY制造。元件格是一种元件结构，其利用鳍形OD区域以及POLY线实现电路中的各种CMOS晶体管。鳍形OD区域与POLY线以正交方向形成于半导体基板上的不同层。在电路设计的过程中，元件格的高度依据电路适当地被选择，而元件格的宽度依据元件格中的CMOS装置的数量被决定。CMOS装置的数量越多，元件格的宽度越大，从而元件格的面积越大。
技术实现思路
本揭示内容的一实施例是关于一种元件格结构，其包含多条在元件格中的多晶硅线、多个在元件格中的鳍形氧化扩散区域、以及多个在元件格中的P型金属氧化物半导体晶体管与N型金属氧化物半导体晶体管。多晶硅线以第一方向被配置且以第一节距平均地间隔。鳍形氧化扩散区域以第二方向被配置且以第二节距平均地间隔。鳍形氧化扩散区域的第二节距定义出元件格的宽度。所述多个P型金属氧化物半导体晶体管与N型金属氧化物半导体晶体管具有形成在相应的鳍形氧化扩散区域的源极节点以及漏极节点，以及连接至相应的多晶硅线的栅极。所述多个P型金属氧化物半导体晶体管与N型金属氧化物半导体晶体管相连在一起以形成元件格中的一个或多个互补式金属氧化物半导体装置。附图说明一或多个实施例以范例方式说明，且不以此为限，在附图的附图中，其中具有相同参考数字名称的元件代表所有类似元件。强调的是，根据产业多种类特征构造标准实务可能并非依比例画出，而仅为举例目的之用。事实上，附图中多种类特征构造的尺寸可任意增加或减少以利讨论的明确性。图1A～1B是依据本揭示内容的一些实施例所绘示的两个不同元件格布局的示例性平面图，其中该元件格布局的宽度被POLY线的节距所定义；图2A～2B是依据本揭示内容的一些实施例所分别绘示的图1A～1B的两个元件格布局的不同例子的平面图，其中该元件格的宽度被鳍形OD区域而非POLY线的节距所定义；图3A～3B是依据本揭示内容的一些实施例所绘示的图2A的示例性元件格布局的不同展开(未折)图；图4A～4B是依据本揭示内容的一些实施例所绘示的图3A～3B的元件格的另一示例性布局的不同展开图，其中这些装置皆相连在一起以形成一个CMOS反相器；图5A～5B是依据本揭示内容的一些实施例所绘示的图1A的元件格的示例性布局的不同展开图，其中相邻的鳍形OD区域水平地错开且彼此相距一特定距离；图6A～6B是依据本揭示内容的一些实施例所绘示的图5A～5B的元件格的另一示例性布局的不同展开图，其中这些装置皆连接在一起以形成一个CMOS反相器；以及图7是依据本揭示内容的一些实施例所绘示的利用一个或多个FinFET装置形成元件格的方法的流程图，其中该元件格的宽度被鳍形OD区域的节距而非POLY线的节距所定义。具体实施方式以下揭示内容提供许多不同实施例，例如实施所揭露专利标的不同特征构造。元件与排列的特定范例如下所叙述以简化本揭示内容，并且仅为举例说明并非用以限定本揭示内容。举例来说，后段叙述中形成第一特征于第二特征上可能包含第一特征与第二特征是以直接接触方式形成的实施例，也可能包含其他特征形成于第一第二特征间，以使第一及第二特征可能不是直接接触的实施例。另外，本揭示内容可重复参考标号及/或文字于不同的例子中。这种重复是为了简化及清楚的目的且并非限定所讨论的不同实施例及/或配置之间的关系。另外，和空间相关的术语，例如“在……底下”、“以下”、“低于”、“在……之上”、“高于”等等，于此可以被用来简单描述附图中的元件和/或特征与另一个(或多个)元件和/或特征的关系。这些和空间相关的术语除了包含附图中所示的方向以外还包含使用和/或操作中的装置的不同的方向。装置可以以其他方式定向(例如旋转90度或处于其他方向)并且在此所使用的和空间相关的描述词被相应地解释。应被了解的是，当一元件被称“连接至”或“耦接至”另一元件时，这可为直接连接或耦接至其他元件，或者存在一或多个中介元件。依据一些实施例，使用于元件格结构中的鳍形氧化扩散(oxidediffused；OD)区域以及多晶硅(polycrystallinesilicon；POLY)线被均匀且平均地间隔。一对相邻的鳍形OD区域的间隔或一对相邻的POLY线之间的间隔分别被称作这些鳍形OD区域的节距或这些POLY线的节距。在一实施例中，元件格的宽度可以被POLY线的节距乘上元件格中POLY线的数量所定义，或者被鳍形OD区域的节距乘上元件格中鳍形OD区域的数量所定义，如同以下所进行的详细讨论。随着半导体制程技术的进展，鳍形OD区域的节距持续降低，且于一些实施例中，鳍形OD区域的节距小于POLY线的节距。依据一些实施例，宽度被鳍形OD区域所定义的元件格结构可以被用以布局出以及制造出半导体元件格(cellgrid)/电路。半导体元件格/电路具有多个利用FinFET制程所制作的互补式金属氧化物半导体(complementarymetaloxidesemiconductor；CMOS)装置。于此，元件格的宽度被鳍形OD区域的节距乘上元件格中鳍形OD区域的数量所决定。当鳍形OD区域的节距小于POLY线的节距时，若在元件格中实现出相同数量的CMOS装置，以鳍形OD区域的节距所定义的元件格的宽度小于以POLY线的节距所定义的元件格的宽度。如此一来，由于元件格的高度于电路设计中已经固定，通过使用以鳍形OD区域的节距所定义的元件格，元件格的布局面积会被降低。例如，图1A～1B是依据鳍式场效晶体管(finfield-effecttransistor；FinFET)装置布局技术所绘示的两个不同元件格布局的平面图，该元件格布局的宽度被POLY线的节距所定义。以第1A以及1B图示例而言，各元件格包含多条平均间隔的多晶硅(polycrystallinesilicon；POLY)线102以及多个平均间隔的鳍形氧化扩散(oxidediffused；OD)区域104。POLY线102以第一方向(例如：垂直)配置。鳍形OD区域104以第二方向(例如：水平)配置。POLY线102与鳍形OD区域104实质上彼此以正交方本文档来自技高网...

【技术保护点】
一种元件格结构，其特征在于，包含：多条在该元件格中的多晶硅线，其中所述多条多晶硅线以一第一方向配置且以一第一节距平均地间隔；多个在该元件格中的鳍形氧化扩散区域，其中所述多个鳍形氧化扩散区域以一第二方向配置且以一第二节距平均地间隔，其中所述多个鳍形氧化扩散区域的该第二节距定义出该元件格的宽度；以及多个在该元件格中的P型金属氧化物半导体晶体管与N型金属氧化物半导体晶体管，其中所述多个P型金属氧化物半导体晶体管与所述多个N型金属氧化物半导体晶体管具有形成在相应的鳍形氧化扩散区域的源极节点以及漏极节点，以及连接至相应的多晶硅线的栅极，其中所述多个P型金属氧化物半导体晶体管与所述多个N型金属氧化物半导体晶体管相连在一起以形成该元件格中的一个或多个互补式金属氧化物半导体装置。

【技术特征摘要】
1.一种元件格结构，其特征在于，包含：多条在该元件格中的多晶硅线，其中所述多条多晶硅线以一第一方向配置且以一第一节距平均地间隔；多个在该元件格中的鳍形氧化扩散区域，其中所述多个鳍形氧化扩散区域以一第二方向配置且以一第二节距平均地间隔，其中所述多个鳍形氧化扩散区域的该第二节距定义出该元件格的宽度；以及多个在该元件格中的P型金属氧化物半导体...

【专利技术属性】
技术研发人员：庄惠中，江庭玮，林仲德，田丽钧，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71