沟槽式功率晶体管制造技术

一种沟槽式功率晶体管。沟槽式功率晶体管的沟槽栅极结构位于一外延层的元件沟槽内，并至少包括遮蔽电极、栅极电极以及绝缘层。绝缘层包括一第一介电层、一第二介电层及一第三介电层，其中该第三介电层位于该元件沟槽下半部，且部分位于该元件沟槽下半部的该第二介电层被夹设于该第一介电层与该第三介电层之间，其中第二介电层的介电常数大于第一介电层的介电常数。

【技术实现步骤摘要】

本专利技术涉及一种功率晶体管，且特别涉及一种具有遮蔽电极的沟槽式功率金属氧化物半导体场效应晶体管。
技术介绍
功率金属氧化物半导体场效应晶体管(PowerMetalOxideSemiconductorFieldTransistor,PowerMOSFET)被广泛地应用于电力装置的切换元件，例如是电源供应器、整流器或低压马达控制器等等。现今的功率金属氧化物半导体场效应晶体管多采取垂直结构的设计，以提升元件密度。此种采垂直结构设计的功率金属氧化物半导体场效应晶体管也被称为沟槽式功率型金属氧化物半导体场效应晶体管，其优点是可以在耗费低功率的状况下，控制电压进行元件的操作。功率型金属氧化物半导体场效应晶体管的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金属氧化物半导体场效应晶体管的切换速度，不利于应用高频电路中。为了改善上述问题，降低栅极/漏极电容值，在习知的功率型金属氧化物半导体场效应晶体管中，于栅极沟槽的下半部中会另外形成一遮蔽电极(shieldingelectrode)。然而，在制作具有遮蔽电极结构的沟槽式功率型金属氧化物半导体场效应晶体管的过程中，在形成位于栅极沟槽下半部的遮蔽电极之后，通常会将已预先形成于栅极沟槽上半部的侧壁上的介电层蚀刻掉，再重新沉积新的栅极介电层。然而，在蚀刻介电层的过程中，较难控制介电层的蚀刻深度，导致后续形成的栅极介电层与位于栅极沟槽下半部侧壁的介电层之间产生孔洞或缝隙。当沟槽式功率型金属氧化物半导体场效应晶体管的栅极在施加电压时，这些孔洞或缝隙有可能导致栅极/源极之间的漏电流，而使沟槽式功率型金属氧化物半导体场效应晶体管的电性表现不佳。
技术实现思路
本专利技术提供一种沟槽式功率晶体管，其藉由在沟槽式功率晶体管的制程中，在沟槽的内壁面及外延层的表面形成氧化物层与氮化物层的步骤之后，在没有去除氮化物层的情况下，进行后续的遮蔽电极与栅极电极的制程，以避免在沟槽式栅极结构中产生孔洞或空隙(void)。本专利技术其中一实施例提供一种沟槽式功率晶体管，包括基材、外延层、沟槽栅极结构、基体区及源极区。外延层位于基材上，并具有至少一元件沟槽形成于其中。沟槽栅极结构位于元件沟槽中，且沟槽栅极结构包括遮蔽电极、栅极电极及绝缘层。遮蔽电极位于元件沟槽的下半部，而栅极电极位于元件沟槽的上半部，并与遮蔽电极电性绝缘。绝缘层设置于元件沟槽内且具有与元件沟槽的内壁面相符的轮廓，其中栅极电极及遮蔽电极通过绝缘层与外延层彼此隔离，其中绝缘层至少包括第一介电层、第二介电层及第三介电层，其中第三介电层位于元件沟槽的下半部，且部分位于元件沟槽的下半部的第二介电层被夹设于第一介电层与第三介电层之间，其中第二介电层的介电常数大于第一介电层的介电常数。基体区形成于外延层中，并环绕沟槽栅极结构。源极区则形成于基体区上方。本专利技术另一实施例提供一种沟槽式功率晶体管，包括基材、外延层、沟槽栅极结构、第一基体区、源极区、第一终端电极结构、第二终端电极结构及至少两个第二基体区。外延层位于基材上，其中外延层被定义出有源区域及整流区域。沟槽栅极结构形成于外延层中，并位于有源区域。第一基体区形成于外延层中，并位于有源区域内且环绕沟槽栅极结构。源极区形成于第一基体区的上方。第一终端电极结构与第二终端电极结构皆形成于外延层中，并位于整流区域内，其中第一终端电极结构与第二终端电极结构相邻并沿着一第一方向并列。至少两个第二基体区位于第一终端电极结构与第二终端电极结构之间的外延层中，且沿着一第二方向排列，其中两相邻的第二基体区彼此间隔一预定距离，以定义出至少一个肖特基接触区。综上所述，本专利技术的沟槽式功率晶体管可避免在绝缘层内产生孔洞或空隙。因此，当栅极电极被施加偏压时，可避免栅极电极与漏极之间产生漏电流，从而可改善沟槽式功率晶体管的电性表现。为让本专利技术的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明图1绘示本专利技术一实施例的沟槽式功率晶体管的局部剖面示意图。图2绘示本专利技术另一实施例的沟槽式功率晶体管的局部剖面示意图。图3显示本专利技术一实施例的沟槽式功率晶体管的制程流程图。图4A至图4K分别绘示本专利技术一实施例的沟槽式功率晶体管的制程中各步骤的局部剖面示意图。图5A至图5C分别绘示本专利技术另一实施例的沟槽式功率晶体管的制程中各步骤的局部剖面示意图。图6绘示本专利技术另一实施例的沟槽式功率晶体管的局部剖面立体示意图。具体实施方式请参照图1。图1绘示本专利技术一实施例的沟槽式功率晶体管的局部剖面结构示意图。沟槽式功率晶体管1包括基材100、外延层120、沟槽栅极结构160、基体区140以及源极区150。在图1中，基材100具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区是用来作为沟槽式功率晶体管的漏极(drain)，且可分布于基材100的局部区域或是分布于整个基材100中。在本实施例的第一重掺杂区是分布于整个基材100内，但仅用于举例而非用以限制本专利技术。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材100为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。若沟槽式功率晶体管为N型，基材100掺杂N型导电性杂质。另一方面，若为P型沟槽式功率晶体管，则基材100掺杂P型导电性杂质。本专利技术实施例中，是以N型沟槽式功率晶体管为例说明。外延层(epitaxiallayer)120位于基材100上，并具有低浓度的第一型导电性杂质。也就是说，以NMOS晶体管为例，基材100为高浓度的N型掺杂(N+)，而外延层120则为低浓度的N型掺杂(N-)。反之，以PMOS晶体管为例，基材100为高浓度的P型掺杂(P+doping)，而外延层120则为低浓度的P型掺杂(P-doping)。在本实施例中，沟槽式功率晶体管1更包括一设置于外延层120与基材100之间的缓冲层110。缓冲层110与基材100及外延层120具有相同的导电型，意即缓冲层110中也被掺杂第一型导电性杂质。要特别说明的是，缓冲层110的掺杂浓度是介于基材100的掺杂浓度与外延层120的掺杂浓度之间。藉由将缓冲层110设置于基材100与外延层120之间，可以降低源极/漏极导通电阻(on-statesource/drainresistance,Rdson)，从而降低沟槽式功率晶体管1的功率消耗。另外，藉由在不同区域掺杂不同浓度及不同类型的导电性杂质，外延层120可被区分为漂移区130(driftregion)、基体区140(bodyregion)及源极区150(sourceregion)。基体区140与源极区150是形成于沟槽栅极结构160侧边的外延层120中，而漂移区130则位于外延层120中靠近基材100的一侧。也就是说，基体区140与源极区150是形成于外延层120的上半部，漂移区130则形成于外延层120的下半部。详细而言，基体区140是藉由在外延层120中掺杂第二型导电性杂质而形成，而源极区本文档来自技高网...

【技术保护点】
一种沟槽式功率晶体管，其特征在于，该沟槽式功率晶体管包括：一基材；一外延层，位于该基材上，其中，该外延层具有至少一元件沟槽形成于其中；一沟槽栅极结构，位于该元件沟槽中，其中，该沟槽栅极结构包括：一遮蔽电极，位于该元件沟槽的下半部；一栅极电极，位于该元件沟槽的上半部，并与该遮蔽电极电性绝缘；以及一绝缘层，设置于该元件沟槽内且具有与该元件沟槽的内壁面相符的轮廓，其中，该栅极电极及该遮蔽电极通过该绝缘层与该外延层彼此隔离，其中，该绝缘层至少包括一第一介电层、一第二介电层及一第三介电层，其中，该第三介电层位于该元件沟槽的下半部，且部分位于该元件沟槽的下半部的该第二介电层被夹设于该第一介电层与该第三介电层之间，其中，该第二介电层的介电常数大于该第一介电层的介电常数；一基体区，形成于该外延层中，并环绕该沟槽栅极结构；以及一源极区，形成于该基体区的上方。

【技术特征摘要】
1.一种沟槽式功率晶体管，其特征在于，该沟槽式功率晶体管包括：一基材；一外延层，位于该基材上，其中，该外延层具有至少一元件沟槽形成于其中；一沟槽栅极结构，位于该元件沟槽中，其中，该沟槽栅极结构包括：一遮蔽电极，位于该元件沟槽的下半部；一栅极电极，位于该元件沟槽的上半部，并与该遮蔽电极电性绝缘；以及一绝缘层，设置于该元件沟槽内且具有与该元件沟槽的内壁面相符的轮廓，其中，该栅极电极及该遮蔽电极通过该绝缘层与该外延层彼此隔离，其中，该绝缘层至少包括一第一介电层、一第二介电层及一第三介电层，其中，该第三介电层位于该元件沟槽的下半部，且部分位于该元件沟槽的下半部的该第二介电层被夹设于该第一介电层与该第三介电层之间，其中，该第二介电层的介电常数大于该第一介电层的介电常数；一基体区，形成于该外延层中，并环绕该沟槽栅极结构；以及一源极区，形成于该基体区的上方。2.根据权利要求1所述的沟槽式功率晶体管，其中，该外延层更包括至少一形成于该外延层中的终端沟槽，且该沟槽式功率晶体管更包括至少一形成于该终端沟槽中的终端电极结构，其中，该终端电极结构包括：一终端电极，位于该终端沟槽中；以及一终端介电层，设置于该终端沟槽的内壁面，且具有与该终端沟槽的内壁面相符的轮廓以隔离该终端电极与该外延层，其中，该终端介电层至少包括两层氧化物层及一夹设于该些氧化物层之间的氮化物层。3.根据权利要求1所述的沟槽式功率晶体管，其中，该沟槽栅极结构更包括一极间介电层，形成于该栅极电极与该遮蔽电极之间。4.根据权利要求1所述的沟槽式功率晶体管，其中，该第一介电层的厚度介于10nm至35nm之间，该第二介电层的厚度介于20nm至30nm之间，该第三介电层的厚度介于50nm至200nm之间。5.根据权利要求1所述的沟槽式功率晶体管，其中，该绝缘层更包括一第四介电层，形成于该元件沟槽的上半部，且该第四介电层夹...

【专利技术属性】
技术研发人员：李柏贤，杨国良，林家福，林伟捷，
申请(专利权)人：大中积体电路股份有限公司，
类型：发明
国别省市：中国台湾;71