半导体存储装置制造方法及图纸

根据实施方式的半导体存储装置，具备多个数据锁存器、及由所述多个数据锁存器共用的变换器，所述变换器插入于夹持所述多个数据锁存器的互补总线之间。

Semiconductor memory device

A semiconductor memory device according to an embodiment, has a plurality of data latches, and by the plurality of latch data converters shared, the converter is inserted into the complementary bus clamped between the plurality of data latch.

【技术实现步骤摘要】
【国外来华专利技术】
本实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有例如NAND型闪速存储器等。[
技术介绍
文献][专利文献]专利文献1：美国专利8,363,486号说明书
技术实现思路
[专利技术所要解决的问题]本专利技术提供一种电路构成经改良的半导体存储装置。[解决问题的技术手段]根据实施方式的半导体存储装置，具备多个数据锁存器、及由所述多个数据锁存器共用的变换器。所述变换器插入于夹持所述多个数据锁存器的互补总线之间。附图说明图1表示一实施方式的半导体存储装置的方块构成的例子。图2表示一实施方式的感测模块的基本构成的例子。图3表示一实施方式的感测单元的电路构成的例子。图4表示比较例的从数据锁存器输出数据的动作。图5表示比较例的向数据锁存器输入数据的动作。图6表示一实施方式的从数据锁存器输出数据的动作流程。图7表示一实施方式的从数据锁存器输出数据的动作。图8表示一实施方式的向数据锁存器输入数据的动作流程。图9表示一实施方式的向数据锁存器输入数据的动作。具体实施方式NAND型闪速存储器等半导体存储装置具备例如数据锁存器。数据锁存器暂时保存关于存储器单元的数据。各个数据锁存器，设置有例如确保数据锁存器动作容限的晶体管等。在半导体存储装置，设置有多个数据锁存器，数据锁存器对芯片面积造成的影响较大。根据以下所述的实施方式，能够一边确保动作容限，一边削减数据锁存器所占的面积。即，实施方式的半导体装置具备多个数据锁存器、及由多个数据锁存器共用的变换器。变换器插入于夹持多个数据锁存器的互补总线之间。针对所述实施方式，以下参照附图进行说明。在附图中，对相同部分标注相同的参照符号。另，根据需要进行重复的说明。<一实施方式>以下，对本实施方式的半导体存储装置进行说明。本实施方式的半导体存储装置为例如NAND型闪速存储器。(1)半导体存储装置的构成例使用图1，对作为本实施方式的半导体存储装置的NAND型闪速存储器1的构成例进行说明。图1表示本实施方式的半导体存储装置的方块构成的例子。如图1所示，NAND型闪速存储器1具备存储器单元阵列10、行解码器11、感测模块12、列解码器13、磁芯驱动器14、寄存器15、输入输出电路16、电压产生电路17、及控制电路18。NAND型闪速存储器1至少具备1组以上的存储器单元阵列10与感测模块12的组。NAND型闪速存储器1还可包含多个这种组。存储器单元阵列10包含多条位线BL、源极线SL、及正交于位线BL的多条字线WL。位线BL延伸于列方向，字线WL延伸于行方向。在各个位线BL与源极线SL之间，连接有在列方向排列的多个NAND串。各个NAND串包含串联连接的多个存储器单元晶体管MT、与串联连接于这些晶体管两端的选择晶体管ST的组。NAND串经由两端的选择晶体管ST连接于位线BL及源极线SL。各个字线WL连接于在列方向排列的存储器单元晶体管MT的栅极。在行方向排列的选择晶体管ST的栅极，连接有选择栅极线SG。这样，在存储单元阵列10内，平面矩阵状地排列多个存储器单元晶体管MT。在NAND型闪速存储器1中，存储器单元晶体管MT作为存储器单元发挥功能。存储器单元晶体管MT包含例如控制栅极电极与浮动栅极电极的层叠构造。在所述层叠构造中，对浮动栅极电极注入电荷。存储器单元晶体管MT因所注入的电荷而其阈值变化，由此存储2值、或多值数据。存储器单元晶体管MT还可代替所述层叠构造，而包含MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金属氧化氮氧化硅)构造。在MONOS构造中，电子被氮化膜捕获。行解码器11在行方向选择存储器单元晶体管MT。具体来说，行解码器11在数据写入及读出时，选择任一条字线WL。另，行解码器11对选择的字线WL及非选择的字线WL，施加必要的电压。感测模块12具备感测单元SU。感测单元SU对应于位线BL设置多个。感测单元SU在数据读出时，对读出到位线BL的数据进行感测及放大。感测单元SU在数据写入时，对位线BL传送写入数据。列解码器13在列方向选择存储器单元晶体管MT。具体来说，列解码器13在传送写入数据及读出数据时，选择任一个感测单元SU。电压产生电路17应答例如控制电路18的命令，产生数据写入、读出、及删除所必要的电压。电压产生电路17将产生的电压供给至磁芯驱动器14。磁芯驱动器14应答例如控制电路18的命令，将从电压产生电路17供给的电压中，必要的电压供给至行解码器11及感测模块12。从磁芯驱动器14供给的电压通过行解码器11传送至字线WL，通过感测模块12施加于位线BL。输入输出电路16控制对NAND型闪速存储器1进行存取的控制器或主机设备之间的信号输入输出。寄存器15保存从控制器或主机设备接收的指令或地址等。另，寄存器15将例如行地址传送至行解码器11及磁芯驱动器14，将列地址传送至列解码器13。控制电路18按照从存储器控制器或主机设备接收的指令，控制NAND型闪速存储器1整体的动作。以下说明的各种控制信号例如由控制电路18产生。(2)感测模块的构成例使用图2及图3，对NAND型闪速存储器1的感测模块12的构成例进行说明。[感测模块的基本构成]图2表示本实施方式的感测模块的基本构成的例子。如图2所示，感测模块12包含对每各个位线BL设置的多个感测单元SU(SU0、SU1……SUn-1)。感测单元SU包含感测电路SA与锁存电路LTC。锁存电路LTC包含多个数据锁存器LAT(LAT0、LAT1……LATm-1)与由多个数据锁存器LAT共用的变换器IN。即，每个感测单元SU设置1个感测电路SA。另，每个感测电路SA设置多个数据锁存器LAT、及1个变换器IN。具体来说，感测模块12包含例如16个(n＝16)感测单元SU。感测单元SU包含例如5个(m＝5)数据锁存器LAT。感测电路SA对读出到位线BL的数据进行感测及放大。数据锁存器LAT暂时保存来自位线BL的读出数据、及对位线BL的写入数据。[感测单元的构成]图3表示本实施方式的感测单元的电路构成的例子。如图3所示，在感测单元SU内外，通过总线BA、BB连接各构成要素。总线BB是在感测单元SU内配线的内部总线，总线BA是连接感测单元SU(SU0、SU1……SUn-1)之间的总线。在感测单元SU内，感测电路SA及多个数据锁存器LAT连接于总线BB。感测电路SA与多个数据锁存器LAT经由总线BB进行数据收发。多个数据锁存器LAT还连接于总线BBb。总线BBb经由变换器IN配置于总线BB的相反侧，为与总线BB互补的总线。多个数据锁存器LAT夹持于互补的总线BB、BBb间。多个感测单元SU连接于总线BA。在总线BA，还连接有与感测单元SU相同数量的页面缓冲器PA。即，n个感测电路SA与n个页面缓冲器PA共用1个总线BA。页面缓冲器PA以被称为“页面”的数据单位暂时保存读出数据及写入数据。感测单元SU与页面缓冲器PA经由总线BA进行数据收发。另，感测单元SU与图1的输入输出电路16，经由总线BA进行数据收发。总线BB与总线BA经由晶体管20连接。在总线BB连接有晶体管21、22。在总线BA连接有晶体管31。所述晶体管20～21、31作为例如低耐压n通道MOS(MetalOxideSemico本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：多个数据锁存器；及变换器，由所述多个数据锁存器共用；且所述变换器插入于夹持所述多个数据锁存器的互补总线之间。

【技术特征摘要】
【国外来华专利技术】1.一种半导体存储装置，其特征在于具备：多个数据锁存器；及变换器，由所述多个数据锁存器共用；且所述变换器插入于夹持所述多个数据锁存器的互补总线之间。2.根据权利要求1所述的半导体存储装置，其特征在于具备：存储器单元；感测电路，读出所述存储器单元的数据；及锁存电路，能够暂时保存关于所述存储器单元的数据；且所述锁存电路包含所述多个数据锁存器及所述变换器。3.根据权利要求1所述的半导体存储装置，其特征在于，所述多个数据锁存器各自包含：能够保存某数据的第1节点；能够保存与所述数据互补的数据的第2节点；且所述多个数据锁存器各自的所述第1、第2节点分别连接于所述互补总线。4.根据权利要求3所述的半导体存储装置，其特征在于，所述多个数据锁存器各自包含：第1传送晶体管，使所述第1节点连接于所述互补总线的一者；第2传送晶体管，使所述第2节点连接于所述互补总线的另一者。5.根据权利要求1所述的半导体存储装置，其特征在于，所述多个数据锁存器各自包含：第1变换器；及第2变换器；且在所述多个数据锁存器各自中，耦合所述第1变换器的输入与所述第2变换器的输出，耦合所述第1变换器的输出与所述第2变换器的输入。6.根据权利要求5所述的半导体存储装置，其特征在于，所述多个数据锁存器各自的所述第1变换器包含：p通道MOS晶体管；及n通道MOS晶体管；且所述多个数据锁存器各自的所述第2变换器包含：p通道MOS晶体管；及n通道MOS晶体管。7.根据权利要求1所述的半导体存储装置，其特征在于，所述多个数据锁存器各自包含：包含于第1变换器的2个晶体管；包含于第2变换器的2个晶体管；及2个传送晶体管，将所述多个数据锁存器逐一连接于所述互补总线。8.根据权利要求1所述的半导体存储装置，其特征在于，所述变换器包含：p通道MOS晶体管；及n通道MOS晶体管。9.根据权利要求1所述的半导体存储装置，其特征在于，所述变换器包含2个晶体管。10.根据权利要求2所述的半导体存储装置，其特征在于，在将所述感测电路的个数设为n个，将包含于所述锁存电路的所述多个数据锁存器的个数设为m个时，包含(6m+2)×n个晶体管。11.根据权利要求4所述的半导体存储装置，其特征在于，在从所述多个数据锁存器的1个输出数据时，在所述多个数据锁存...

【专利技术属性】
技术研发人员：驹井宏充，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP