一种FPGA重构装置和方法制造方法及图纸

本发明专利技术公开了一种FPGA重构装置和方法，FPGA重构装置包括上位机，主控单元FPGA，被测FPGA，SD卡，上位机、被测FPGA和SD卡分别与主控单元FPGA相连；上位机通过主控单元FPGA将被测FPGA需要的配置文件写入SD卡内；上位机还通过主控单元FPGA将控制程序写入被测FPGA内，被测FPGA根据控制程序向主控单元FPGA发送控制信号，逐一获取配置文件，FPGA重构方法采用了上述FPGA重构装置。本发明专利技术提供的FPGA重构装置和方法，解决了FPGA测试过程中重复工作量大问题的同时，减少了电路中器件重新上电启动的次数。

【技术实现步骤摘要】

本专利技术涉及电路与系统领域，特别是指一种FPGA重构装置和方法。
技术介绍
FPGA（Field－ProgrammableGateArray，现场可编程门阵列），它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA器件由于具有集成度高，内部逻辑资源丰富，体积小，功耗低，性价比高等特性，被广泛应用于各种电子产品设计，并多承担着各电子系统、模块的主控制器的任务。目前，为了实现FPGA功能性能测试的覆盖率，通常采用“分治法”对FPGA器件进行测试，即分别针对FPGA的不同逻辑资源编写测试程序，多次独立测试，在测试过程用到了多次重构。通过CPLD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件）与PROM（ProgrammableRead-OnlyMemory，可编程只读存储器）搭建测试电路，将待测FPGA的配置文件存储在PROM中，依据待测FPGA的测试代码个数灵活的控制PROM的数量，由测试控制软件实现对器件的上电和下电，同时更换PROM配置待测FPGA，从而可以在ATE（AutomaticTestEquipment，自动试验设备）上进行FPGA器件的测试。然而，专利技术人在研究中发现，在使用这种形式开发和测试新FPGA时，需要多个PROM来存储测试代码，同时需要重新设计电路板更换PROM，重复性的工作量较大;重配置过程，需要重新上电启动，多次上电的过程将导致测试时间较长，且容易使器件损坏。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种FPGA重构装置和方法，在解决FPGA测试过程重复工作量大的问题的同时，减少电路中器件重新上电启动的次数。基于上述目的，本专利技术提供的FPGA重构装置，包括上位机，主控单元FPGA，被测FPGA，SD卡；所述上位机、所述被测FPGA和所述SD卡分别与所述主控单元FPGA相连；所述上位机通过所述主控单元FPGA将所述被测FPGA需要的配置文件写入所述SD卡内；所述上位机还通过所述主控单元FPGA将控制程序写入所述被测FPGA内，所述被测FPGA根据所述控制程序，向所述主控单元FPGA发送控制信号，通过所述主控单元FPGA逐一获取所述SD卡内的配置文件。在一些可选实施方式中，所述上位机内置重构软件，所述重构软件用于有效的提取和组合压缩所述配置文件。在一些可选实施方式中，所述SD卡内储存一个链表和所有所述配置文件；所述链表中每一个文件标题对应一个所述配置文件，所述配置文件的标题对应的起始扇区位置为对应的所述配置文件在所述SD卡内的存储起始位置，所述链表中的长度为对应的所述配置文件的数据长度。在一些可选的实施方式中，所述主控单元FPGA的12个I/O管脚分别与所述被测FPGA的D0-D7管脚、SYCCLK管脚、Start管脚、Done管脚和Error管脚连接；所述主控单元FPGA通过I/O管脚和所述被测FPGA的D0-D7管脚的连接，向所述被测FPGA传输配置文件；所述主控单元FPGA与所述被测FPGA通过I/O管脚和SYCCLK管脚的连接，能够相互传递时钟信号；所述主控单元FPGA与所述被测FPGA通过I/O管脚和Start管脚的连接，能够相互传递开始信号；所述被测FPGA通过Done管脚和所述主控单元FPGA的I/O管脚的连接，向所述主控单元FPGA传递配置完成信号；所述被测FPGA通过Error管脚和所述主控单元FPGA的I/O管脚的连接，向所述主控单元FPGA传递错误信号。在一些可选的实施方式中，还包括监控单元，所述监控单元与所述主控单元FPGA连接，所述监控单元用于监控所述主控单元FPGA的工作状态。在一些可选的实施方式中，所述监控单元还包括MCU；所述主控单元FPGA的10个I/O管脚分别与所述MCU的D0-D7管脚、R/W管脚和INT管脚连接；所述主控单元FPGA通过I/O管脚和所述MCU的D0-D7管脚连接，向所述MCU传输工作状态；所述MCU通过R/W管脚与所述主控单元FPGA的I/O管脚连接，向所述主控单元FPGA发送读或写的信号；所述主控单元FPGA通过I/O管脚与所述MCU的INT管脚连接，向所述MCU发送初始化信号。在一些可选的实施方式中，所述SD卡包括一个链表，所述链表的内容通过所述主控单元FPGA放置在所述MCU的Memory中。在一些可选的实施方式中，所述上位机还包括第一上位机和第二上位机；所述第一上位机和所述第二上位机分别与所述主控单元FPGA相连；所述第一上位机内置重构软件，用于有效的提取和组合压缩所述配置文件；所述第二上位机通过所述主控单元FPGA将控制程序写入所述被测FPGA内，所述被测FPGA根据所述控制程序向所述主控单元FPGA发送控制信号，通过所述主控单元FPGA逐一获取所述SD卡内的配置文件。在一些可选的实施方式中，所述SD卡还包括第一SD卡和第二SD卡；所述第一SD卡和所述第二SD卡内存储的内容相同，均储存一个链表和所有所述配置文件；所述链表中每一个文件标题对应一个所述配置文件，所述文件标题的起始扇区位置为对应的所述配置文件在所述第一SD卡内和所述第二SD卡内的存储起始位置，所述链表中的长度为对应的所述配置文件的数据长度。基于上述目的，本专利技术提供的FPGA重构方法，采用上述任一一项所述的FPGA重构装置，包括步骤：步骤S1：上位机通过主控单元FPGA将配置文件写入SD卡；步骤S2：上位机将控制程序写入被测FPGA；步骤S3：被测FPGA向主控单元FPGA发送控制信号；步骤S4：主控单元FPGA将SD卡内的配置文件逐一写入被测FPGA。从上面所述可以看出，本专利技术提供的FPGA重构装置和方法，由主控单元PPGA作为控制芯片，可通过主控单元PPGA多次重复对被测FPGA进行配置；由SD卡存储配置文件，存储容量可达Gbit，被测FPGA的配置文件一般在几百KB到几MB之间，每个被测FPGA的配置文件数量大约有20个，则本专利技术提出的FPGA重构装置可存储上百个不同的FPGA的配置文件，即使是对不同的FPGA进行测试，本专利技术的FPGA重构装置也可以在不重复搭建电路的情况下，满足需求，通过主控单元FPGA作为媒介，存储或读写FPGA配置文件，均不需重启系统，进而也就不存在因多次上电重启导致器件损坏的情况。附图说明图1为本专利技术实施例FPGA重构装置示意图；图2为本专利技术实施例FPGA重构方法示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。需要说明的是，本专利技术实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本专利技术实施例的限定，后续实施例对此不再一一说明。图1为本专利技术实施例FPGA重构装置示意图。如图1所示，本专利技术实施例FPGA重构装置包括上位机1，主控单元FPGA2，被测FPGA3，SD卡4；上位机1、被测FPGA3和SD卡4分别与主控单元FPGA2相连。具体地，上位机1与主控单元FPGA2可采用USB3.0接口连接；主控单元FPGA2与被测FPG本文档来自技高网...

【技术保护点】
一种FPGA重构装置，其特征在于，包括上位机，主控单元FPGA，被测FPGA，SD卡；所述上位机、所述被测FPGA和所述SD卡分别与所述主控单元FPGA相连；所述上位机通过所述主控单元FPGA将所述被测FPGA需要的配置文件写入所述SD卡内；所述上位机还通过所述主控单元FPGA将控制程序写入所述被测FPGA内，所述被测FPGA根据所述控制程序向所述主控单元FPGA发送控制信号，通过所述主控单元FPGA逐一获取所述SD卡内的配置文件。

【技术特征摘要】
1.一种FPGA重构装置，其特征在于，包括上位机，主控单元FPGA，被测FPGA，SD卡；所述上位机、所述被测FPGA和所述SD卡分别与所述主控单元FPGA相连；所述上位机通过所述主控单元FPGA将所述被测FPGA需要的配置文件写入所述SD卡内；所述上位机还通过所述主控单元FPGA将控制程序写入所述被测FPGA内，所述被测FPGA根据所述控制程序向所述主控单元FPGA发送控制信号，通过所述主控单元FPGA逐一获取所述SD卡内的配置文件。2.根据权利要求1所述的FPGA重构装置，其特征在于，所述上位机内置重构软件，所述重构软件用于有效的提取和组合压缩所述配置文件。3.根据权利要求2所述的FPGA重构装置，其特征在于，所述SD卡内储存一个链表和所有所述配置文件；所述链表中每一个文件标题对应一个所述配置文件，所述配置文件的标题对应的起始扇区位置为对应的所述配置文件在所述SD卡内的存储起始位置，所述链表中的长度为对应的所述配置文件的数据长度。4.根据权利要求1所述的FPGA重构装置，其特征在于，所述主控单元FPGA的12个I/O管脚分别与所述被测FPGA的D0-D7管脚、SYCCLK管脚、Start管脚、Done管脚和Error管脚连接；所述主控单元FPGA通过I/O管脚和所述被测FPGA的D0-D7管脚的连接，向所述被测FPGA传输配置文件；所述主控单元FPGA与所述被测FPGA通过I/O管脚和SYCCLK管脚的连接，能够相互传递时钟信号；所述主控单元FPGA与所述被测FPGA通过I/O管脚和Start管脚的连接，能够相互传递开始信号；所述被测FPGA通过Done管脚和所述主控单元FPGA的I/O管脚的连接，向所述主控单元FPGA传递配置完成信号；所述被测FPGA通过Error管脚和所述主控单元FPGA的I/O管脚的连接，向所述主控单元FPGA传递错误信号。5.根据权利要求4所述的FPGA重构装置，其特征在于，其特征在于，还包括监控单元，所述监控单元与所述主控单元FPGA连接，所述监控单元用于监控所...

【专利技术属性】
技术研发人员：杨士宁，张虹，李盛杰，张碚，
申请(专利权)人：航天科工防御技术研究试验中心，
类型：发明
国别省市：北京;11