用于控制定制电路和存储器的动态裕量调谐制造技术

本发明专利技术提供了一种允许对定制电路或存储器内的各个逻辑路径的延迟选择性地进行调谐的方法的实施方案。电路可被配置为监视被耦接到该定制电路或存储器的电源的电压电平。响应于确定该电源的电压电平已改变而改变定制电路或存储器内的延迟单元的延迟量。

【技术实现步骤摘要】
【国外来华专利技术】
本文所述的实施方案涉及集成电路，并且更具体地涉及用于在集成电路内对电路路径进行调谐的技术。
技术介绍
处理器、存储器和其他类型的集成电路通常包括由被构造在半导体基板上的互连晶体管构成的多个逻辑电路。此类逻辑电路可根据多种不同的电路设计样式来构建。例如，组合逻辑部件可经由位于钟控状态元件(诸如触发器或锁存器)之间的一系列非钟控静态互补金属氧化物半导体(CMOS)门来实现。另选地，根据设计要求，一些组合逻辑功能可使用钟控动态逻辑部件(诸如多米诺逻辑门)来实现。可在半导体制造过程中使用金属化层来形成线，这样可用于连接各种钟控状态元件和逻辑门。芯片间的制造偏差以及物理布线的差异可导致逻辑门之间的不同的传播时间。在操作期间，各种芯片上电源的电压电平可能不同。电压电平的此类差异可能是在逻辑开关的活动水平增大期间的寄生电路元件两端的电压降引起的。在一些情况下，电源电压电平的变化可能是由芯片、移动设备等的操作模式的变化引起的。在活动水平降低期间，可降低电源电压电平，这是因为较慢电路性能是可接受的。
技术实现思路
本专利技术公开了用于调整电路路径延迟的方法和装置的各种实施方案。广义上讲，所设想的装置和方法中的功能单元包括多条电路路径，其中每条电路路径包括至少一个延迟单元。电路可被配置为监视被耦接至功能单元的电源的电压电平，并响应于检测到电源的电压电平的变化而调整给定电路路径的延迟单元的延迟量。在一个实施方案中，电路被进一步配置为响应于检测到电源的电压电平的变化而暂停功能块的操作。在另一实施方案中，电路可被进一步配置为响应于完成延迟单元的延迟量的调整而恢复功能块的操作。附图说明下面的具体实施方式将参照附图进行描述，现在对附图进行简要说明。图1示出了集成电路的一个实施方案。图2示出了逻辑路径的一个实施方案。图3示出了延迟单元的一个实施方案。图4示出了延迟单元的另一个实施方案。图5示出了存储器的一个实施方案。图6示出了用于调整延迟单元的方法的实施方案的示意图。尽管本公开容易作出各种修改形式和替代形式，但附图中以举例的方式示出并将在本文中详细描述其具体实施方案。然而，应当理解，附图及具体实施方式并非旨在将本公开限制于例示的特定形式，而正相反，其目的在于覆盖落在由所附权利要求书限定的本公开的实质和范围内的所有修改形式、等同形式和替代形式。本文所使用的标题仅用于组织的目的，并非意在用于限制说明书的范围。如在整个专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而不是强制的意义(即，意味着必须)来使用字词“可能”。类似地，字词“包括”(“include”,“including”，和“includes”)意味着包括但不限于。各种单元、电路或其他部件可被描述为“被配置为”执行一项或多项任务。在此类上下文中，“被配置为”是一般表示“具有”在操作期间执行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一项或多项任务。此类描述应当被解释成包括短语“被配置为”。表述被配置为执行一项或多项任务的单元/电路/部件明确地旨在对该单元/电路/部件不援引对35U.S.C.§112第f段的解释。更一般地，对任何元件的表述明确旨在不援引35U.S.C.§112段落(f)针对该元件的解释，除非特别表述了“用于……的装置”或“用于……的步骤”的语言。具体实施方式可采用动态电压缩放(即，对片上系统(SoC)上的一个或多个内部电源的电压电平的调整)来降低移动设备内的动态功率和泄漏功率。可检测到SoC的部分的活动减少时段，并可降低用于所识别的部分的对应电源的电压电平。同样也可降低向所识别的部分提供的时钟信号的频率。可通过对电源电压电平和时钟信号频率的此类调整来降低功率消耗。SoC内的各个功能块(诸如例如，处理器或存储器)可包括多条电路路径(时钟路径和数据路径两者)，多条电路路径中的每条路径可包括多个逻辑门。随着电源电压电平响应于动态电压缩放而改变，被包括在不同电路路径中的信号之间的时序关系可改变。在一些情况下，信号之间的时序关系的此类变化可导致SoC内的功能故障。例如，如果数据路径相对于相关联的时钟路径有所延迟，则即使准备时间充足，数据也可能无法到达触发器电路或锁存器电路。在附图中被示出并且在下文中所述的实施方案可提供在电路路径内增加或减少延迟以在整个电源电压电平范围内保持足够的时序裕量的技术。片上系统概述图1中示出了集成电路的框图。在例示的实施方案中，集成电路100包括通过内部总线105被耦接到存储块102、模拟/混合信号块103和I/O块104的处理器101。在各种实施方案中，集成电路100可被配置用于台式计算机、服务器，或用于移动计算应用，诸如例如平板电脑或膝上型计算机。如下文所详述，各种实施方案中的处理器101可表示用于执行计算操作的通用处理器。例如，处理器101可为中央处理单元(CPU)，诸如微处理器、微控制器、专用集成电路(ASIC)、或现场可编程门阵列(FPGA)。在一些实施方案中，处理设备101可包括可被配置为例如通过提供可变延迟来帮助调整一条或多条逻辑路径的一个或多个延迟单元106。存储块102可包括任何合适类型的存储器，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)、或FLASH存储器。需注意，在图1所示的集成电路的实施方案中，示出了单个存储块。在其他实施方案中，可使用任何合适数量的存储块。模拟/混合信号块103可包括多种电路，包括例如晶体振荡器、锁相回路(PLL)、模数转换器(ADC)、和数模转换器(DAC)(未全部示出)。在其他实施方案中，模拟/混合信号块103可被配置为通过在包括芯片上电源和稳压器的情况下执行电力管理任务。在一些实施方案中，模拟/混合信号块103也可包括可被配置用于与无线网络一起操作的射频(RF)电路。I/O块104可被配置为协调集成电路100和一个或多个外围设备之间的数据传输。此类外围设备可包括但不限于存储设备(例如基于磁性介质或光介质的存储设备，包括硬盘驱动器、磁带驱动器、CD驱动器、DVD驱动器等)、音频处理子系统、或任何其他合适类型的外围设备。在一些实施方案中，I/O块104可被配置为执行通用串行总线(USB)协议或IEEE1394协议。I/O块104还可被配置为协调集成电路100和经由网络而被耦接到集成电路100的一个或多个设备(例如，其他计算机系统或集成电路)之间的数据传输。在一个实施方案中，I/O块104可被配置为执行实施以太网(IEEE802.3)联网标准(诸如，千兆以太网或10千兆以太网)所需的数据处理，尽管预期也可执行任何合适的联网标准。在一些实施方案中，I/O块104可被配置为实现多个分立网络接口端口。需注意，图1所示的实施方案仅仅为示例。在其他实施方案中，也可能使用并设想了不同的功能块和不同的功能块配置。逻辑路径和延迟单元图2示出了逻辑路径(在本文中也被称为“电路路径”)的一部分的本文档来自技高网...

【技术保护点】
一种装置，包括：包括多条电路路径的功能单元，其中所述多条电路路径中的每条电路路径包括至少一个延迟单元；和电路，所述电路被配置为：监视电源的电压电平；以及响应于确定所述电源的所述电压电平已改变，调整所述多条电路路径中的给定电路路径的所述延迟单元的延迟量。

【技术特征摘要】
【国外来华专利技术】2014.08.05 US 14/451,7211.一种装置，包括：包括多条电路路径的功能单元，其中所述多条电路路径中的每条电路路径包括至少一个延迟单元；和电路，所述电路被配置为：监视电源的电压电平；以及响应于确定所述电源的所述电压电平已改变，调整所述多条电路路径中的给定电路路径的所述延迟单元的延迟量。2.根据权利要求1所述的装置，其中为了调整所述多条电路路径中的所述给定电路路径的所述延迟单元的所述延迟量，所述电路被进一步配置为响应于确定所述电源的所述电压电平已改变而暂停所述功能单元的操作。3.根据权利要求2所述的装置，其中为了调整所述多条电路路径中的所述给定电路路径的所述延迟单元的所述延迟量，所述电路被进一步配置为响应于确定所述给定电路路径的所述延迟单元的所述延迟量已被调整而恢复所述功能单元的操作。4.根据权利要求1所述的装置，其中所述多条电路路径中的所述给定电路路径的所述延迟单元包括至少一个缓冲电路，并且其中为了调整所述延迟单元的所述值，所述电路被进一步配置为调整被耦接到所述至少一个缓冲电路的偏置信号的电压电平。5.根据权利要求1所述的装置，其中所述多条电路路径中的所述给定电路路径的所述延迟单元包括多个延迟电路，其中每个延迟电路被配置为将信号的传播延迟一段时间段中的相应时间段，并且其中为了调整被包括在所述电路路径中的所述延迟单元的所述值，所述电路被进一步配置为选择来自多个延迟电路中的给定延迟电路的输出，所述电路路径被包括在地址解码器中。6.根据权利要求1所述的装置，其中为了调整所述给定电路路径中的所述延迟单元的所述延迟量，所述电路被进一步配置为增加将信号传播通过所述延迟单元的时间段。7.一种用于操作被包括在集成电路中的功能单元的方法，其中所述功能单元包括多条电路路径，所述方法包括：监视电源的电压电平；响应于检测到所述电源的所述电压电平的变化而暂停所述功能单元的操作；以及响应于确定所述功能单元的所述操作已被暂停而调整被包括在所述多条电路路径中的第一电路路径中的延迟单元的延迟量。8.根据权利要求7所述的方法，还包括响应于确定所述多条电路路径中的所述第一电路路径的所述延迟单元的所述延迟量已被调整而恢复所述功能单元的操作。9.根据权利要求7所述的方法，其中被包括在所述多条电路路径中的所述第一电路路径中的所述延迟单元包括至少一个缓冲电路，并且其中调整所述延迟单元的所述值包括调整被耦接到所述至少一个缓冲电路的偏置信号的电压电平。10.根据权利要求7所述的方法，其中被包括在所述多条电路路径中的所述第一电路路径中的所述延迟单元的所述延迟单元包括多个延迟电路，其中每个延迟电路被配置...

【专利技术属性】
技术研发人员：A·K·巴提亚，
申请(专利权)人：苹果公司，
类型：发明
国别省市：美国;US