一种B超设备的超声收发电路制造技术

技术编号:15172235 阅读:36 留言:0更新日期:2017-04-15 20:34
本实用新型专利技术公开了一种B超设备的超声收发电路,设置在B超主板上,与B超主板上的探头插座、FPGA控制处理单元和超声模拟前端电路连接,超声收发电路包括:若干个收发芯片和与每个收发芯片匹配的外围电路;若干个收发芯片根据FPGA控制处理单元输出的选通信号选择对应的收发芯片的发射脚发出激励信号,激励信号通过探头插座传输;对应的收发芯片的发射脚接收回波信号,并由该收发芯片的接收脚输出该回波信号给超声模拟前端电路;外围电路用于对匹配的收发芯片进行电源滤波;各收发芯片连接探头插座、FPGA控制处理单元和超声模拟前端电路;通过将现有的电路集成为芯片,使电路极其简化,电路板面积较之前缩小十几倍,功耗也大大降低。

【技术实现步骤摘要】

本技术涉及B超
,特别涉及一种B超设备的超声收发电路。
技术介绍
目前黑白B超设备中的发射单元、如图1左边框所示,其电路结构通常采用一对PMOS管及NMOS管来控制激励信号。接收单元如图1右边所示,其电路结构是通过电容及晶体管组成的电路对探头反馈的超声回波信号进行隔离限幅后送到后级的处理单元。现有B超的发射单元和接收单元存在以下缺点:1、这种电路结构采用离散的器件来实现超声信号的收发,发射单元和接收单元分开设置,在电路板设计时占据很大的空间,不利于产品的小型化和轻便化发展。2、现有B超是32通道,需要32个这样配对的发射单元和接收单元才可以满足设计要求,导致电路板很大,电路屏蔽方面也不容易处理,对整机的电磁兼容性影响很大。3、发射单元的前级连接控制单元,控制单元输出的选通信号需要驱动电路驱动后才可以传输至发射单元中驱动一对PMOS管及NMOS管。发射单元的电路受限于驱动电路的驱动能力,对于高频探头(10MHZ以上的探头)甚至不能满足其开关需要。4、由于MOS管的导通和关断需要时间,导致发射脉冲TRCH1变形,变形的脉冲信号,能量分布也不均匀,信号衰减的影响也更大,这不利于成像。5、离散器件组成的信号通道,由于器件差异性大及通道之间很容易串扰,会导致信号通道不均匀,进而影响B超图像质量。6、这种发射单元和接收单元的电路的功耗很大,对整机的散热要求也更高,会大大影响机器电池的使用时间。因此有必要对现有技术进行改进。
技术实现思路
鉴于上述现有技术的不足之处,本技术的目的在于提供一种B超设备的超声收发电路,以解决现有B超设备的发射单元和接收单元分开设置导致电路板设计占据空间大的问题。为了达到上述目的,本技术采取了以下技术方案:一种B超设备的超声收发电路,设置在B超主板上,与B超主板上的探头插座、FPGA控制处理单元和超声模拟前端电路连接,其特征在于,所述超声收发电路包括:若干个收发芯片和与每个收发芯片匹配的外围电路;所述若干个收发芯片根据FPGA控制处理单元输出的选通信号选择对应的收发芯片的发射脚发出激励信号,激励信号通过探头插座传输;对应的收发芯片的发射脚接收回波信号,并由该收发芯片的接收脚输出该回波信号给超声模拟前端电路;所述外围电路用于对匹配的收发芯片进行电源滤波;各收发芯片连接探头插座、FPGA控制处理单元和超声模拟前端电路。所述的B超设备的超声收发电路中,所述收发芯片为4个,包括型号为HDL6M05584的第一收发芯片、第二收发芯片、第三收发芯片和第四收发芯片;所述FPGA控制处理单元包括型号为EP3C16F484C8N的FPGA芯片,分为8个BANK。所述的B超设备的超声收发电路中,所述第一收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_N4脚、IN_P5脚、IN_N5脚、IN_P6脚、IN_N6脚、IN_P7脚、IN_N7脚、IN_P8脚、IN_N8脚按序与FPGA芯片的BANK3的R9脚、T8脚、R10脚、T9脚、V6脚、V5脚、U7脚、U8脚、Y4脚、R11脚、R12脚、Y3脚、Y6脚、AA3脚、AB3脚、W6脚一对一连接;第一收发芯片的TR0脚、TR1脚、CC0脚、CC1脚、EN脚按序与FPGA芯片的BANK3的AA9脚、AB9脚、W10脚、Y10脚、AB10脚一对一连接;第一收发芯片的CLKIF脚、CLK脚、CLKB脚、CLKEN脚按序与FPGA芯片的BANK4的U14脚、T16脚、R16脚、R14脚一对一连接;第一收发芯片的HVout1脚、HVout2脚、HVout3脚、HVout4脚、HVout5脚、HVout6脚、HVout7脚、HVout8脚连接探头插座的第一组数据脚;第一收发芯片的LVout1脚、LVout2脚、LVout3脚、LVout4脚、LVout5脚、LVout6脚、LVout7脚、LVout8脚均连接超声模拟前端电路。所述的B超设备的超声收发电路中,所述第二收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_N4脚、IN_P5脚、IN_N5脚、IN_P6脚、IN_N6脚、IN_P7脚、IN_N7脚、IN_P8脚、IN_N8脚按序与FPGA芯片的BANK3的V7脚、AA4脚、AB4脚、AA5脚、AB5脚、W7脚、Y7脚、U9脚、V8脚、W8脚、AA7脚、AB7脚、Y8脚、V9脚、V10脚、T10脚一对一连接;第二收发芯片的TR0脚、TR1脚、CC0脚、CC1脚、EN脚按序与FPGA芯片的BANK3的AA9脚、AB9脚、W10脚、Y10脚、AB10脚一对一连接;第二收发芯片的CLKIF脚、CLK脚、CLKB脚、CLKEN脚按序与FPGA芯片的BANK4的U14脚、T16脚、R16脚、R14脚一对一连接;第二收发芯片的HVout1脚、HVout2脚、HVout3脚、HVout4脚、HVout5脚、HVout6脚、HVout7脚、HVout8脚连接探头插座的第二组数据脚;第二收发芯片的LVout1脚、LVout2脚、LVout3脚、LVout4脚、LVout5脚、LVout6脚、LVout7脚、LVout8脚均连接超声模拟前端电路。所述的B超设备的超声收发电路中,所述第三收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_N4脚、IN_P5脚、IN_N5脚、IN_P6脚、IN_N6脚、IN_P7脚、IN_N7脚、IN_P8脚、IN_N8脚按序与FPGA芯片的BANK4的AA13脚、AB13脚、AA14脚、AB14脚、V12脚、W13脚、Y13脚、AA15脚、AB15脚、U12脚、T12脚、AA16脚、AB16脚、AA17脚、AB17脚、R13脚一对一连接;第三收发芯片的TR0脚、TR1脚、CC0脚、CC1脚、EN脚按序与FPGA芯片的BANK3的AA9脚、AB9脚、W10脚、Y10脚、AB10脚一对一连接;第三收发芯片的CLKIF脚、CLK脚、CLKB脚、CLKEN脚按序与FPGA芯片的BANK4的U14脚、T16脚、R16脚、R14脚一对一连接;第三收发芯片的HVout1脚、HVout2脚、HVout3脚、HVout4脚、HVout5脚、HVout6脚、HVout7脚、HVout8脚连接探头插座的第三组数据脚;第三收发芯片的LVout1脚、LVout2脚、LVout3脚、LVout4脚、LVout5脚、LVout6脚、LVout7脚、LVout8脚均连接超声模拟前端电路。所述的B超设备的超声收发电路中,所述第四收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_N4脚、IN_P5脚、IN_N5脚、IN_P6脚、IN_N6脚、IN_P7脚、IN_N7脚、IN_P8脚、IN_N8脚按序与FPGA芯片的BANK4的V13脚、W14脚、U13脚、V14脚、V15脚、W15脚、T14脚、T15脚、AB18脚、AA18脚、AA19脚、AB19脚、W17脚、Y17脚、V16脚、AA20脚一对一连接;第四收本文档来自技高网...
一种B超设备的超声收发电路

【技术保护点】
一种B超设备的超声收发电路,设置在B超主板上,与B超主板上的探头插座、FPGA控制处理单元和超声模拟前端电路连接,其特征在于,所述超声收发电路包括:若干个收发芯片和与每个收发芯片匹配的外围电路;所述若干个收发芯片根据FPGA控制处理单元输出的选通信号选择对应的收发芯片的发射脚发出激励信号,激励信号通过探头插座传输;对应的收发芯片的发射脚接收回波信号,并由该收发芯片的接收脚输出该回波信号给超声模拟前端电路;所述外围电路用于对匹配的收发芯片进行电源滤波;各收发芯片连接探头插座、FPGA控制处理单元和超声模拟前端电路。

【技术特征摘要】
1.一种B超设备的超声收发电路,设置在B超主板上,与B超主板上的探头插座、FPGA控制处理单元和超声模拟前端电路连接,其特征在于,所述超声收发电路包括:若干个收发芯片和与每个收发芯片匹配的外围电路;所述若干个收发芯片根据FPGA控制处理单元输出的选通信号选择对应的收发芯片的发射脚发出激励信号,激励信号通过探头插座传输;对应的收发芯片的发射脚接收回波信号,并由该收发芯片的接收脚输出该回波信号给超声模拟前端电路;所述外围电路用于对匹配的收发芯片进行电源滤波;各收发芯片连接探头插座、FPGA控制处理单元和超声模拟前端电路。2.根据权利要求1所述的B超设备的超声收发电路,其特征在于,所述收发芯片为4个,包括型号为HDL6M05584的第一收发芯片、第二收发芯片、第三收发芯片和第四收发芯片;所述FPGA控制处理单元包括型号为EP3C16F484C8N的FPGA芯片,分为8个BANK。3.根据权利要求2所述的B超设备的超声收发电路,其特征在于,所述第一收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_N4脚、IN_P5脚、IN_N5脚、IN_P6脚、IN_N6脚、IN_P7脚、IN_N7脚、IN_P8脚、IN_N8脚按序与FPGA芯片的BANK3的R9脚、T8脚、R10脚、T9脚、V6脚、V5脚、U7脚、U8脚、Y4脚、R11脚、R12脚、Y3脚、Y6脚、AA3脚、AB3脚、W6脚一对一连接;第一收发芯片的TR0脚、TR1脚、CC0脚、CC1脚、EN脚按序与FPGA芯片的BANK3的AA9脚、AB9脚、W10脚、Y10脚、AB10脚一对一连接;第一收发芯片的CLKIF脚、CLK脚、CLKB脚、CLKEN脚按序与FPGA芯片的BANK4的U14脚、T16脚、R16脚、R14脚一对一连接;第一收发芯片的HVout1脚、HVout2脚、HVout3脚、HVout4脚、HVout5脚、HVout6脚、HVout7脚、HVout8脚连接探头插座的第一组数据脚;第一收发芯片的LVout1脚、LVout2脚、LVout3脚、LVout4脚、LVout5脚、LVout6脚、LVout7脚、LVout8脚均连接超声模拟前端电路。4.根据权利要求3所述的B超设备的超声收发电路,其特征在于,所述第二收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_N4脚、IN_P5脚、IN_N5脚、IN_P6脚、IN_N6脚、IN_P7脚、IN_N7脚、IN_P8脚、IN_N8脚按序与FPGA芯片的BANK3的V7脚、AA4脚、AB4脚、AA5脚、AB5脚、W7脚、Y7脚、U9脚、V8脚、W8脚、AA7脚、AB7脚、Y8脚、V9脚、V10脚、T10脚一对一连接;第二收发芯片的TR0脚、TR1脚、CC0脚、CC1脚、EN脚按序与FPGA芯片的BANK3的AA9脚、AB9脚、W10脚、Y10脚、AB10脚一对一连接;第二收发芯片的CLKIF脚、CLK脚、CLKB脚、CLKEN脚按序与FPGA芯片的BANK4的U14脚、T16脚、R16脚、R14脚一对一连接;第二收发芯片的HVout1脚、HVout2脚、HVout3脚、HVout4脚、HVout5脚、HVout6脚、HVout7脚、HVout8脚连接探头插座的第二组数据脚;第二收发芯片的LVout1脚、LVout2脚、LVout3脚、LVout4脚、LVout5脚、LVout6脚、LVout7脚、LVout8脚均连接超声模拟前端电路。5.根据权利要求4所述的B超设备的超声收发电路,其特征在于,所述第三收发芯片的IN_P1脚、IN_N1脚、IN_P2脚、IN_N2脚、IN_P3脚、IN_N3脚、IN_P4脚、IN_...

【专利技术属性】
技术研发人员:宋浩然
申请(专利权)人:深圳市威尔德医疗电子有限公司
类型:新型
国别省市:广东;44

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