移位寄存器、显示基板和显示装置制造方法及图纸

本实用新型专利技术涉及一种移位寄存器、显示基板和显示装置。其中的移位寄存单元包括：下拉驱动单元，向下拉节点输入第一下拉信号；第一下拉单元，连接至下拉节点、上拉节点和信号输出端，根据第一下拉信号对上拉节点和信号输出端进行降噪；至少一个第二下拉单元以及与至少一个第二下拉单元一一对应连接的至少一个下拉信号输入端，每个第二下拉单元连接至上拉节点和信号输出端，根据对应连接的下拉信号输入端输入的第二下拉信号对上拉节点和/或信号输出端进行降噪。通过本实用新型专利技术的技术方案，可以在上拉节点实现上拉功能后，以及信号输出端输出信号后，至移位寄存单元的第一信号输入端接收到下一个高电平信号前，能够持续对输出端上拉节点的进行降噪，从而提高降噪效率。

【技术实现步骤摘要】

本技术涉及显示
，具体而言，涉及一种移位寄存器、一种显示基板和一种显示装置。
技术介绍
集成栅极移位寄存器将栅极脉冲输出寄存器集成在面板上，从而节省了IC，降低了成本。这种寄存器的实现方法有很多种，可以包含不同多个晶体管和电容。常用的有12T1C，9T1C，13T1C等等结构。移位脉冲的实现都至少要包含一组时钟信号、一个上拉晶体管、一个下拉晶体管和一个输出晶体管。集成栅极移位寄存器对噪声比较敏感。如果当前单元电路的输出噪声不能有效地抑制，就会作为下个单元的输入产生输出，这样噪声就被逐级放大。尤其是在高温工作一段时间后，这个噪声就会更加明显，甚至引起多个输出。一个典型的集成栅极移位寄存单元如与1所示，主要由时钟信号单元，PU(上拉节点)，PD(下拉节点)和输出单元、复位单元等组成。其中，下拉节点PD的信号与第三信号输入端CLKB同相，与第二信号输入端CLK反相。在现有技术中，为了使用需要，会通过CLK控制下拉节点PD的放电，只有在CLK为低电平时，下拉节点PD才为高电平，从而对信号输出端OUT和上拉节点PU降噪；当CLK为高电平时，会使得下拉节点PD为低电平，导致下拉节点PD无法对信号输出端OUT和上拉节点PU降噪。因此只有在一个周期中CLK为低电平的时间段内，PD才能实现降噪功能，而在CLK为高电平的时间段内无法有效地降噪。
技术实现思路
本技术所要解决的技术问题是，提高对移位寄存单元中上拉节点和输出信号降噪的效率。为此目的，本技术提出了一种移位寄存器，包括多个移位寄存单元，每个移位寄存单元用于扫描对应行的像素单元，所述移位寄存单元包括：下拉驱动单元，用于向下拉节点输入第一下拉信号；第一下拉单元，连接至所述下拉节点、上拉节点和信号输出端，用于根据所述第一下拉信号对所述上拉节点和/或信号输出端进行降噪；至少一个第二下拉单元以及与所述至少一个第二下拉单元一一对应连接的至少一个下拉信号输入端，每个所述第二下拉单元连接至所述上拉节点和信号输出端，用于根据与其对应连接的所述下拉信号输入端输入的第二下拉信号对所述上拉节点和/或信号输出端进行降噪；其中，所述第一下拉信号的占空比与所有所述第二下拉信号的占空比之和为1，且所述第一下拉信号与所述第二下拉信号反相。优选地，所述第二下拉单元为1个，所述下拉信号输入端为1个。优选地，所述移位寄存单元还包括：上拉驱动单元，连接至第一信号输入端和所述上拉节点，用于根据第一信号输入端的输入信号拉高所述上拉节点的电平；第一放电单元，连接至所述第一信号输入端、第二信号输入端、所述上拉节点和下拉节点，用于根据所述第一信号输入端的输入信号、所述第二信号输入端的输入信号和/或所述上拉节点的电平，控制所述下拉节点放电；第二放电单元，连接至所述上拉节点和所述下拉信号输入端，根据所述上拉节点的电平控制所述下拉信号输入端放电。优选地，移位寄存单元还包括：输出控制单元，连接至所述上拉节点、所述第二信号输入端和所述信号输出端，根据所述上拉节点的电平，控制所述第二信号输入端向所述信号输出端输出信号。优选地，所述移位寄存单元还包括：第三信号输入端，连接至所述下拉驱动单元，根据所述下拉驱动单元的控制向所述下拉节点传输第一下拉信号，其中，所述多个移位寄存单元级联，所述信号输出端连接至下一级移位寄存单元的第一信号输入端，所述下拉信号输入端连接至下一级移位寄存单元的下拉节点。优选地，所述第二信号输入端输入信号和所述第三信号输入端输入信号反向，且占空比分别为50％。优选地，所述第一下拉单元包括：第十三晶体管M13，所述第十三晶体管的栅极连接至所述下拉节点，所述第十三晶体管的源极连接至所述信号输出端，所述第十三晶体管的漏极连接至第一低电平端，所述第十三晶体管根据所述第一下拉信号将所述信号输出端与所述第一低电平端导通；第八晶体管M8，所述第八晶体管的栅极连接至所述下拉节点，所述第八晶体管的源极连接至所述上拉节点，所述第八晶体管的漏极连接至所述第二低电平端，所述第八晶体管根据所述第一下拉信号将所述上拉节点与所述第二低电平端导通。优选地，所述第八晶体管M8和第十三晶体管M13的正向应力时间小于或等于所述移位寄存器扫描周期的50％。优选地，所述第二下拉单元包括：第十五晶体管M15，所述第十五晶体管的栅极连接至所述下拉信号输入端，所述第十五晶体管的源极连接至所述信号输出端，所述第十五晶体管的漏极连接至所述第一低电平端，所述第十五晶体管根据所述第二下拉信号将所述信号输出端与所述第一低电平端导通；第十六晶体管M16，所述第十六晶体管的栅极连接至所述下拉信号输入端，所述第十六晶体管的源极连接至所述上拉节点，所述第十六晶体管的漏极连接至所述第二低电平端，所述第十六晶体管根据所述第二下拉信号将所述上拉节点与所述第二低电平端导通。优选地，所述第十五晶体管M15和所述第十六晶体管M16的正向应力时间小于或等于所述移位寄存器扫描周期的50％。优选地，所述第一放电单元包括：第六晶体管M6，所述第六晶体管的栅极连接至所述上拉节点，所述第六晶体管的源极连接至所述下拉节点，所述第六晶体管的漏极连接至所述第二低电平端，所述第六晶体管根据所述上拉节点的电平将所述下拉节点和所述第二低电平端导通；第七晶体管M7，所述第七晶体管的栅极连接至所述第一信号输入端，所述第七晶体管的源极连接至所述下拉节点，所述第七晶体管的漏极连接至所述第二低电平端，所述第七晶体管根据所述第一信号输入端的输入信号将所述下拉节点和所述第二低电平端导通；第九晶体管M9，所述第九晶体管的栅极连接至所述第二信号输入端，所述第九晶体管的源极连接至所述下拉节点，所述第九晶体管的漏极连接至所述第二低电平端，所述第九晶体管根据所述第二信号输入端的输入信号将所述下拉节点和所述第二低电平端导通。优选地，所述第二放电单元包括：第十二晶体管M12，所述第十二晶体管的栅极连接至所述上拉节点，所述第十二晶体管的源极连接至所述下拉信号输入端，所述第十二晶体管的漏极连接至第一低电平端，所述第十二晶体管根据所述上拉节点的电平将所述下拉信号输入端和所述第一低电平端导通。优选地，所述上拉驱动单元包括：第一晶体管M1，所述第一晶体管的栅极和源极连接至所述第一信号输入端，所述第一晶体管的漏极连接至所述上拉节点。优选地，所述下拉驱动单元包括：第五晶体管M5，所述第五晶体管的栅极和源极连接至所述第三信号输入端，所述第五晶体管的漏极连接至所述下拉节点，所述第五晶体管根据所述第三信号输入端的输入信号向所述下拉节点输入第一下拉信号；第十晶体管M10，所述第十晶体管的栅极和源极连接至第四信号输入端，所述第十晶体管的漏极连接至所述下拉节点，其中，所述第四信号输入端用于输入扫描起始信号，所述第十晶体管根据所述第四信号输入端的输入信号向所述下拉节点输入第一下拉信号。优选地，所述输出控制单元包括：第三晶体管M3，所述第三晶体管的栅极连接至所述上拉节点，所述第三晶体管的源极连接至所述第二信号输入端，所述第三晶体管的漏极连接至所述信号输出端，所述第三晶体管根据所述上拉节点的电平将所述第二信号输入端和所述信号输出端导通，所述移位寄存单元还包括：电容，一端连接至所述上拉节点，另一端连接至所述信号输出端。优选地，所述移本文档来自技高网...

【技术保护点】
一种移位寄存器，包括多个移位寄存单元，每个移位寄存单元用于扫描对应行的像素单元，其特征在于，所述移位寄存单元包括：下拉驱动单元，用于向下拉节点输入第一下拉信号；第一下拉单元，连接至所述下拉节点、上拉节点和信号输出端，用于根据所述第一下拉信号对所述上拉节点和/或信号输出端进行降噪；至少一个第二下拉单元以及与所述至少一个第二下拉单元一一对应连接的至少一个下拉信号输入端，每个所述第二下拉单元连接至所述上拉节点和信号输出端，用于根据与其对应连接的所述下拉信号输入端输入的第二下拉信号对所述上拉节点和/或信号输出端进行降噪；其中，所述第一下拉信号的占空比与所有所述第二下拉信号的占空比之和为1，且所述第一下拉信号与所述第二下拉信号反相。

【技术特征摘要】
1.一种移位寄存器，包括多个移位寄存单元，每个移位寄存单元用于扫描对应行的像素单元，其特征在于，所述移位寄存单元包括：下拉驱动单元，用于向下拉节点输入第一下拉信号；第一下拉单元，连接至所述下拉节点、上拉节点和信号输出端，用于根据所述第一下拉信号对所述上拉节点和/或信号输出端进行降噪；至少一个第二下拉单元以及与所述至少一个第二下拉单元一一对应连接的至少一个下拉信号输入端，每个所述第二下拉单元连接至所述上拉节点和信号输出端，用于根据与其对应连接的所述下拉信号输入端输入的第二下拉信号对所述上拉节点和/或信号输出端进行降噪；其中，所述第一下拉信号的占空比与所有所述第二下拉信号的占空比之和为1，且所述第一下拉信号与所述第二下拉信号反相。2.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉单元为1个，所述下拉信号输入端为1个。3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存单元还包括：上拉驱动单元，连接至第一信号输入端和所述上拉节点，用于根据第一信号输入端的输入信号拉高所述上拉节点的电平；第一放电单元，连接至所述第一信号输入端、第二信号输入端、所述上拉节点和下拉节点，用于根据所述第一信号输入端的输入信号、所述第二信号输入端的输入信号和/或所述上拉节点的电平，控制所述下拉节点放电；第二放电单元，连接至所述上拉节点和所述下拉信号输入端，根据所述上拉节点的电平控制所述下拉信号输入端放电。4.根据权利要求3所述的移位寄存器，其特征在于，所述移位寄存单元还包括：输出控制单元，连接至所述上拉节点、所述第二信号输入端和所述信号输出端，根据所述上拉节点的电平，控制所述第二信号输入端向所述信号输出端输出信号。5.根据权利要求4所述的移位寄存器，其特征在于，所述移位寄存单元还包括：第三信号输入端，连接至所述下拉驱动单元，根据所述下拉驱动单元的控制向所述下拉节点传输第一下拉信号，其中，所述多个移位寄存单元级联，所述信号输出端连接至下一级移位寄存单元的第一信号输入端，所述下拉信号输入端连接至下一级移位寄存单元的下拉节点。6.根据权利要求5所述的移位寄存器，其特征在于，所述第二信号输入端输入信号和所述第三信号输入端输入信号反向，且占空比分别为50％。7.根据权利要求5所述的移位寄存器，其特征在于，所述第一下拉单元包括：第十三晶体管M13，所述第十三晶体管的栅极连接至所述下拉节点，所述第十三晶体管的源极连接至所述信号输出端，所述第十三晶体管的漏极连接至第一低电平端，所述第十三晶体管根据所述第一下拉信号将所述信号输出端与所述第一低电平端导通；第八晶体管M8，所述第八晶体管的栅极连接至所述下拉节点，所述第八晶体管的源极连接至所述上拉节点，所述第八晶体管的漏极连接至第二低电平端，所述第八晶体管根据所述第一下拉信号将所述上拉节点与所述第二低电平端导通。8.根据权利要求7所述的移位寄存器，其特征在于，所述第八晶体管M8和第十三晶体管M13的正向应力时间小于或等于所述移位寄存器扫描周期的50％。9.根据权利要求5所述的移位寄存器，其特征在于，所述第二下拉单元包括：第十五晶体管M15，所述第十五晶体管的栅极连接至所述下拉信号输入端，所述第十五晶体管的源极连接至所述信号输出端，所述第十五晶体管的漏极连接至第一低电平端，所述第十五晶体管根据所述第二下拉信号将所述信号输出端与所述第一低电平端导通；第十六晶体管M16，所述第十六晶体管的栅极连接至所述下拉信号输入端，所述第十六晶体管的源极连接至所述上拉节点，所述第十六晶体管的漏极连接至第二低电平端，所述第十六晶体管根据所述第二下拉信号将所述上拉节点与所述第二低电平端导通。10.根据权利要求9所述的移位寄存器，其特征在于，所述第十五晶体管M15和所述第十六晶体管M16的正向应力时间小于或等于所述移位寄存器扫描周期的50％。11.根据权...

【专利技术属性】
技术研发人员：张玉婷，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：北京;11