半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。提供一种具有改进的可靠性的半导体器件。主要包括氧化硅的元件隔离区被掩埋形成在半导体衬底中的沟槽中。被元件隔离区环绕的有源区中的半导体衬底使MISFET的栅电极经由栅绝缘膜在其上。栅电极部分在元件隔离区上方延伸并且沟槽具有被氮化的内表面。在栅电极下方，氟被引入元件隔离区和MISFET的沟道区之间的边界附近。

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的、2014年11月13日提交的日本专利申请No.2014-230394的公开的全部内容以引用方式并入本文中。
本专利技术涉及半导体器器件及其制造方法，该半导体器件及其制造方法适合于用在例如具有STI型元件隔离区和MISFET的半导体器件及其制造方法。
技术介绍
可通过将绝缘膜掩埋在半导体衬底中形成的沟槽中，形成STI型元件隔离区。然后，在半导体衬底被元件隔离区环绕的有源区中，形成MISFET等。日本未经审查的专利申请公开No.2007-103492(专利文献1)描述了以下技术：在被LOCOS层环绕的元件区中形成n型SOI晶体管的过程中，在沟道区的端部中引入寄生沟道抑制硼，并且在沟道区的端部中引入氟或氮作为扩散减少原子。日本未经审查的专利申请公开No.2003-133549(专利文献2)描述了以下技术：弛豫栅电极和漏极的端部之间的电场，以抑制漏电流的产生。日本未经审查的专利申请公开No.2008-218852(专利文献3)描述了用n型杂质执行沟道掺杂并且还执行氟注入的技术。日本未经审查的专利申请公开No.Hei11(1999)-297812(专利文献4)描述了与使用STI的半导体器件相关的技术。日本未经审查的专利申请公开No.2004-207564(专利文献5)描述了与使用STI的半导体器件相关的技术。非专利文献1和2描述了与NBTI相关的技术。[专利文献][专利文献1]日本未经审查的专利申请公开No.2007-103492[专利文献2]日本未经审查的专利申请公开No.2003-133549[专利文献3]日本未经审查的专利申请公开No.2008-218852[专利文献4]日本未经审查的专利申请公开No.Hei11(1999)-297812[专利文献5]日本未经审查的专利申请公开No.2004-207564[非专利文献][非专利文献1]T.J.J.Ho等人，“RoleofNitrogenontheGateLengthDependenceofNBTI”，EDL2009，第772页[非专利文献2]GaetanMath等人，“GeometryeffectsontheNBTIdegradationofPMOStransistors”，IRW2008
技术实现思路
期望的是，即使具有形成在由STI型元件隔离区限定的有源区中的MISFET的半导体器件具有尽可能改进的可靠性。根据本文中的描述和附图，将清楚其它目的和新颖性特征。在一个实施例中，一种半导体器件具有：半导体衬底，被掩埋于形成在所述半导体衬底中的沟槽中的元件隔离区，以及第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝缘膜被形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底上。所述元件隔离区主要包括氧化硅；所述半导体衬底中的所述沟槽具有被氮化的内表面；以及所述第一栅电极的一部分在所述元件隔离区上方延伸。在所述第一栅电极下方，氟被引入到在所述元件隔离区和所述第一MISFET的沟道区之间的边界附近。在另一个实施例中，一种半导体器具有：半导体衬底，被掩埋于形成在所述半导体衬底中的沟槽中的元件隔离区，以及第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝缘膜被形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底上。所述元件隔离区主要包括氧化硅；所述半导体衬底中的所述沟槽在其内表面上具有通过将所述内表面氮化而得到的氮化物层；以及所述第一栅电极的一部分在元件隔离区上方延伸。在所述第一栅电极下方，在所述第一有源区中的所述半导体衬底的上部和所述元件隔离区的上部之间的边界处，没有形成所述氮化物层。在其它实施例中，一种制造半导体器件的方法包括以下步骤：(a)提供半导体衬底；(b)在所述半导体衬底中形成沟槽；(c)将所述半导体衬底中的所述沟槽的内表面氮化；以及在所述步骤(c)之后的(d)，在所述沟槽中形成主要包括氧化硅的元件隔离区。所述制造半导体器件的方法还包括以下步骤：(e)将氟离子注入到在所述元件隔离区和由所述元件隔离区环绕的第一有源区中的所述半导体衬底之间的边界附近，以及在步骤(e)之后的(f)，在所述第一有源区中的所述半导体衬底上，经由第一栅绝缘膜形成第一MISFET的第一栅电极。在其它实施例中，一种制造半导体器件的方法包括以下步骤：(a)提供半导体衬底；(b)在所述半导体衬底中形成沟槽；(c)将所述半导体衬底中的所述沟槽的内表面氮化，以形成氮化物层；以及在步骤(c)之后的(d)，在所述沟槽中形成主要包括氧化硅的元件隔离区。所述制造半导体器件的方法还包括以下步骤：(e)对在所述元件隔离区和由所述元件隔离区环绕的第一有源区中的所述半导体衬底之间的边界处的所述氮化物层的上部氧化；以及在步骤(e)之后的(f)，在所述第一有源区中的所述半导体衬底上，经由第一栅绝缘膜形成第一MISFET的第一栅电极。根据实施例，可提供具有改进可靠性的半导体器件。附图说明图1是根据第一实施例的半导体器件的部分平面图；图2是根据第一实施例的半导体器件的另一个部分平面图；图3是根据第一实施例的半导体器件的部分剖视图；图4是根据第一实施例的半导体器件的另一个部分剖视图；图5是根据第一实施例的半导体器件在其制造步骤期间的部分剖视图；图6是图5的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图7是图6的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图8是图7的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图9是图8的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图10是图9的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图11是图10的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图12是图11的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图13是图11的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图14是图13的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图15是图13的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图16是图13的制造步骤之后的制造步骤期间的半导体器件的部分剖视图；图17是与图16的制造步骤类似的制造步骤期间的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；元件隔离区，所述元件隔离区掩埋于形成在所述半导体衬底中的沟槽中并且主要包括氧化硅；用于第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝缘膜形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底上方；以及用于所述第一MISFET的第一源/漏区，所述第一源/漏区形成在所述第一有源区中的所述半导体衬底中，其中，所述半导体衬底中的所述沟槽具有被氮化的内表面，其中，所述第一栅电极的一部分在所述元件隔离区上方延伸，以及其中，在所述第一栅电极下方，氟被引入到在所述元件隔离区和所述第一MISFET的沟道区之间的边界附近。

【技术特征摘要】
2014.11.13 JP 2014-2303941.一种半导体器件，包括：
半导体衬底；
元件隔离区，所述元件隔离区掩埋于形成在所述半导体衬底中的
沟槽中并且主要包括氧化硅；
用于第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝
缘膜形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底
上方；以及
用于所述第一MISFET的第一源/漏区，所述第一源/漏区形成在所
述第一有源区中的所述半导体衬底中，
其中，所述半导体衬底中的所述沟槽具有被氮化的内表面，
其中，所述第一栅电极的一部分在所述元件隔离区上方延伸，以
及
其中，在所述第一栅电极下方，氟被引入到在所述元件隔离区和
所述第一MISFET的沟道区之间的边界附近。
2.根据权利要求1所述的半导体器件，
其中，所述第一MISFET是p沟道型。
3.根据权利要求1所述的半导体器件，还包括：
用于第二MISFET的第二栅电极，所述第二栅电极经由第二栅绝
缘膜形成在由所述元件隔离区环绕的第二有源区中的所述半导体衬底
上方；以及
用于所述第二MISFET的第二源/漏区，所述第二源/漏区形成在所
述第二有源区中的所述半导体衬底中，
其中，所述第二栅电极的一部分在所述元件隔离区上方延伸，以
及
其中，在所述第二栅电极下方，氟没有被引入到在所述元件隔离
区和所述第二MISFET的沟道区之间的边界附近。
4.根据权利要求3所述的半导体器件，
其中，所述第一MISFET是p沟道型，以及
其中，所述第二MISFET是n沟道型。
5.根据权利要求3所述的半导体器件，
其中，所述第二栅绝缘膜比所述第一栅绝缘膜厚。
6.一种半导体器件，包括：
半导体衬底；
元件隔离区，所述元件隔离区掩埋于形成在所述半导体衬底中的
沟槽中并且主要包括氧化硅；
用于第一MISFET的第一栅电极，所述第一栅电极经由第一栅绝
缘膜形成在由所述元件隔离区环绕的第一有源区中的所述半导体衬底
上方；以及
用于所述第一MISFET的第一源/漏区，所述第一源/漏区形成在所
述第一有源区中的所述半导体衬底中，
其中，所述第一栅电极的一部分在所述元件隔离区上方延伸，
其中，所述半...

【专利技术属性】
技术研发人员：青野英树，吉田哲也，小笠原诚，冈本真一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP