半导体装置制造方法及图纸

提供了半导体装置，所述半导体装置包括：沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材料；第一栅电极，位于沟道层上；第一导电类型的第一源区，位于第一栅电极的第一侧处；第二导电类型的第一主体区，位于第一源区下方并且与第一源区接触；第一导电类型的第一漏区，设置在第一栅电极的第二侧处；第一导电类型的第一漂移区，位于第一漏区下方并且与第一漏区接触；第一柱区，位于沟道层和第一漂移区中。第一柱区具有比第一漂移区的杂质浓度高的杂质浓度。

【技术实现步骤摘要】
本申请要求于2014年11月19日在韩国知识产权局提交的第10-2014-0161945号韩国专利申请的优先权和所有权益，该韩国专利申请的内容通过引用全部包含于此。
本专利技术构思的示例实施例涉及半导体装置。
技术介绍
与双极晶体管相比，典型的功率MOS场效应晶体管(MOSFET)具有包括较高的功率增益和较简单的栅极驱动电路在内的优点。另外，当功率MOSFET截止时，不存在由少数载流子的累积或复合而引起的时间延迟。因此，功率MOSFET广泛用在控制功能、逻辑功能和电源开关功能过程中。功率MOSFET的示例是诸如横向DMOS(LDMOS)或漏极延伸MOSFET的使用双扩散技术的双扩散MOSFET(DMOS)。
技术实现思路
本专利技术构思的示例实施例涉及半导体装置。本专利技术构思的示例实施例提供具有低的阈值电压和/或减小的导通电阻Ron的半导体装置。本专利技术构思的示例实施例还提供在保持击穿电压(BV)特性的同时具有减小的导通电阻Ron的半导体装置。根据本专利技术构思的示例实施例，提供一种半导体装置，该半导体装置包括：沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材料；第一栅电极，位于沟道层上；第一导电类型的第一源区，位于第一栅电极的第一侧处；第一导电类型的第一漏区，位于第一栅电极的第二侧处。基底包括：第二导电类型的第一主体区，位于第一源区下方，第一主体区与第一源区的底表面和至少一个侧壁接触；第一导电类型的第一漂移区，位于第一漏区下方，第一漂移区与第一漏区的底表面和至少一个侧壁接触。半导体装置还包括位于沟道层和第一漂移区中的第一柱区，第一柱区具有比第一漂移区的杂质浓度高的杂质浓度。在本专利技术构思的示例实施例中，第一柱区的深度比从沟道层的顶表面延伸到第一柱区的底表面的深度小。在本专利技术构思的示例实施例中，第一柱区和第一漏区彼此分隔开并且彼此不叠置。在本专利技术构思的示例实施例中，半导体装置还可以包括位于第一漂移区中的隔离区。隔离区与第一栅电极的一部分叠置。在本专利技术构思的示例实施例中，第一柱区的深度比隔离区的深度小。在本专利技术构思的示例实施例中，第一栅电极可以包括开口，第一柱区可以位于沟道层和第一漂移区中以对应于开口。在本专利技术构思的示例实施例中，第一栅电极可以在开口的外围周围延伸。在本专利技术构思的示例实施例中，第一栅电极可以覆盖第一柱区。在本专利技术构思的示例实施例中，基底包括第一区域和第二区域，沟道层和第一栅电极位于第一区域中，半导体装置还包括：第二栅电极，在基底上位于第二区域中；第二导电类型的第二源区，位于第二栅电极的第一侧处；第一导电类型的第二主体区，位于第二源区下方，第二主体区与第二源区的底表面和至少一个侧壁接触；第二导电类型的第二漏区，位于第二栅电极的第二侧处，第二导电类型的第二漂移区，位于第二漏区下方，第二漂移区与第二漏区的底表面和至少一个侧壁接触。在本专利技术构思的示例实施例中，晶格常数与基底的晶格常数不同的半导体层可以不包括在基底和第二栅电极之间。在本专利技术构思的示例实施例中，半导体装置还可以包括位于第二漂移区中的第二柱区，第二柱区具有比第二漂移区的杂质浓度高的杂质浓度。在本专利技术构思的示例实施例中，第一柱区具有第一导电类型。在本专利技术构思的示例实施例中，第一柱区的杂质浓度、第一源区的杂质浓度和第一漏区的杂质浓度基本相等。在本专利技术构思的示例实施例中，第一柱区具有第二导电类型。在本专利技术构思的示例实施例中，第一柱区是电浮置的。在本专利技术构思的示例实施例中，基底包括硅，沟道层包括硅锗。在本专利技术构思的示例实施例中，基底包括至少一个翅型有源图案，第一栅电极跨过所述至少一个翅型有源图案延伸。根据本专利技术构思的示例实施例，提供一种半导体装置，该半导体装置包括：栅电极，位于基底上，栅电极包括开口以及位于开口的相对侧处的第一栅极线和第二栅极线；第一导电类型的源区，位于栅电极的第一侧处并且不与开口叠置；第一导电类型的漏区，位于栅电极的第二侧处并且不与开口叠置。基底包括：第二导电类型的主体区，位于源区下方，主体区与源区的底表面和至少一个侧壁接触；第一导电类型的漂移区，位于漏区下方，漂移区与漏区的底表面和至少一个侧壁接触。半导体装置还包括：隔离区，位于漂移区中并且与第二栅极线的一部分叠置；柱区，位于基底中以对应于开口，柱区具有比主体区的杂质浓度和漂移区的杂质浓度高的杂质浓度。在本专利技术构思的示例实施例中，柱区位于漂移区中。在本专利技术构思的示例实施例中，柱区与隔离区分隔开并且不与隔离区叠置。在本专利技术构思的示例实施例中，柱区的深度比隔离区的深度小。在本专利技术构思的示例实施例中，半导体装置还可以包括位于基底和栅电极之间的沟道层。沟道层包括晶格常数与基底的晶格常数不同的材料。在本专利技术构思的示例实施例中，柱区穿过沟道区延伸并且延伸到漂移区。在本专利技术构思的示例实施例中，源区位于第一栅极线的第一侧处，开口位于第一栅极线的第二侧处。在本专利技术构思的示例实施例中，漏区位于第二栅极线的第一侧处，开口位于第二栅极线的第二侧处。在本专利技术构思的示例实施例中，基底包括至少一个翅型有源图案，第一栅极线和第二栅极线跨过至少一个翅型有源图案延伸，隔离区位于所述至少一个翅型有源图案中。根据本专利技术构思的示例实施例，提供一种半导体装置，该半导体装置包括：至少一个翅型有源图案，位于基底上；场绝缘层，位于基底上，场绝缘层围绕所述至少一个翅型有源图案的侧壁的部分；隔离区，位于所述至少一个翅型有源图案中；栅电极，位于场绝缘层上以跨过至少一个翅型有源图案延伸，栅电极包括第一栅极线和第二栅极线，第一栅极线的一部分与隔离区叠置，隔离区不位于第一栅极线和第二栅极线之间；第一导电类型的源区和漏区，分别位于栅电极的第一侧和第二侧处。基底包括：第二导电类型的主体区，位于源区下方，主体区与源区的底表面和至少一个侧壁接触；第一导电类型的漂移区，位于漏区下方，漂移区与漏区和隔离区的底表面和至少一个侧壁接触。半导体装置还包括位于漂移区中并在第一栅极线和第二栅极线之间的柱区，柱区具有比漂移区的杂质浓度高的杂质浓度。在本专利技术构思的示例实施例中，所述至少一个翅型有源图案沿第一方向延伸，并且在沿着第一方向截取的剖视图中，源区在主体区内凹进，漏区和隔离区在漂移区内凹进。在本专利技术构思的示例实施例中，半导体装置还可以包括位于所述至少一个翅型有源图案的顶表面上的沟道层，本文档来自技高网...

【技术保护点】
一种半导体装置，所述半导体装置包括：沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材料；第一栅电极，位于沟道层上；第一导电类型的第一源区，位于第一栅电极的第一侧处；以及第一导电类型的第一漏区，位于第一栅电极的第二侧处，其中，基底包括：第二导电类型的第一主体区，位于第一源区下方，第一主体区与第一源区的底表面和至少一个侧壁接触；第一导电类型的第一漂移区，位于第一漏区下方，第一漂移区与第一漏区的底表面和至少一个侧壁接触，所述半导体装置还包括位于沟道层和第一漂移区中的第一柱区，第一柱区具有比第一漂移区的杂质浓度高的杂质浓度。

【技术特征摘要】
2014.11.19 KR 10-2014-01619451.一种半导体装置，所述半导体装置包括：
沟道层，位于基底上，沟道层包括晶格常数与基底的晶格常数不同的材
料；
第一栅电极，位于沟道层上；
第一导电类型的第一源区，位于第一栅电极的第一侧处；以及
第一导电类型的第一漏区，位于第一栅电极的第二侧处，
其中，基底包括：第二导电类型的第一主体区，位于第一源区下方，第
一主体区与第一源区的底表面和至少一个侧壁接触；第一导电类型的第一漂
移区，位于第一漏区下方，第一漂移区与第一漏区的底表面和至少一个侧壁
接触，
所述半导体装置还包括位于沟道层和第一漂移区中的第一柱区，第一柱
区具有比第一漂移区的杂质浓度高的杂质浓度。
2.根据权利要求1所述的半导体装置，其中，第一柱区的深度比从沟道
层的顶表面延伸到第一漂移区的底表面的深度小。
3.根据权利要求1所述的半导体装置，其中，第一柱区和第一漏区彼此
分隔开并且彼此不叠置。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：位于第
一漂移区中的隔离区，
其中，隔离区与第一栅电极的一部分叠置。
5.根据权利要求4所述的半导体装置，其中，第一柱区的深度比隔离区
的深度小。
6.根据权利要求1所述的半导体装置，其中，第一栅电极包括开口，
第一柱区位于沟道层和第一漂移区中以对应于所述开口。
7.根据权利要求6所述的半导体装置，其中，第一栅电极围绕所述开口
的外围延伸。
8.根据权利要求1所述的半导体装置，其中，第一栅电极覆盖第一柱区。
9.根据权利要求1所述的半导体装置，其中，基底还包括第一区域和第
二区域，
沟道层和第一栅电极位于第一区域中，
所述半导体装置还包括：
第二栅电极，在基底上位于第二区域中；
第二导电类型的第二源区，位于第二栅电极的第一侧处；
第一导电类型的第二主体区，位于第二源区下方，第二主体区与第
二源区的底表面和至少一个侧壁接触；
第二导电类型的第二漏区，位于第二栅电极的第二侧处；
第二导电类型的第二漂移区，位于第二漏区下方，第二漂移区与第
二漏区的底表面和至少一个侧壁接触。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括：位于
第二漂移区中的第二柱区，
第二柱区具有比第二漂移区的杂质浓度高的杂质浓度。
11.根据权利要求1所述的半导体装置，其中，第一柱区的杂质浓度、
第一源区的杂质浓度和第一漏区的杂质浓度基本相等。
12.根据权利要求1所述的半导体装置，其中，第一柱区是电浮置...

【专利技术属性】
技术研发人员：庐镇铉，金寿台，俞在炫，李炳烈，全钟声，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR