一种除三分频器电路制造技术

一种除三分频器电路，包括第一延时单元、第二延时单元和第三延时单元，P1、P2和P3，N1、N2和N3，第一延时单元的数据输出端与第二延时单元的数据输入端相连，第二延时单元的数据输出端与第三延时单元的数据输入端相连，第三延时单元的数据输出端与第一延时单元的数据输入端相连；其中，第一延时单元的Q与P1的漏极相连，P1的源极接地，第一延时单元的QB与N1的源极相连，N1的漏极接入电源；第二延时单元的Q与N2的源极相连，N2的漏极接入电源，第二延时单元的QB与P2的源极相连，P2的漏极接地；第三延时单元与第一延时单元连接方式相同。当“除3”分频器进入“死循环”状态时，可以强制电路跳出“死循环”。

【技术实现步骤摘要】

本专利技术涉及分频电路
，尤其涉及一种除三分频器电路。
技术介绍
一般接收机和发射机中都有混频器，接收机中的混频器将高频信号和芯片内部产生的正交本振信号混频，产生低频信号送给后级电路处理；发射机中的混频器将低频信号和芯片内部产生的正交本振信号混频，产生高频信号送给后级的功率放大器电路处理。可见，不管接收机还是发射机，都需要芯片内部产生正交本振信号。而正交本振信号一般由振荡器经过分频器产生。分频器一般由多级分频器级联生成。如果要产生正交本振信号，则要求最后一级分频系数是“除2”，而且要求最后一级分频器输入信号的占空比为50％。为了达到这个要求，倒数第二级分频器的分频系数往往选择偶数，如“除2”(如图1所示)、“除4”等。为了减小对振荡器频率覆盖的要求，从而降低设计代价，第一级分频器往往采用多模结构，如双模结构(如图2所示)、三模结构(如图3所示)等等。若倒数第二级分频器采用三模结构，则要求当“除3”分频器工作时，其输出信号占空比为50％。表1DCKQB00111001Hold10Hold现有技术中采用如图4所示的电路结构实现“除3”分频器。图4为差模结构电路，为了简易起见，分析以单端信号为例。参见表1、图5和图6可知，电路总共采用了3bit，有8个状态。而本设计只用了其中的6个状态，还有2个状态“000”和“111”没有用到。通过分析和仿真验证发现，一旦电路状态进入这两个状态中的任何一个，就会一直在这两个状态之间循环(即“死循环”)，电路工作就会异常。
技术实现思路
本申请的目的在于提供一种改进的除三分频器电路。本专利技术实施例第一方面提供了一种除三分频器电路，包括：第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元的数据输出端与所述第一延时单元的数据输入端相连；所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；所述第一延时单元的Q与第一PMOS的漏极相连，所述第一PMOS的源极接地，所述第一延时单元的QB与第一NMOS的源极相连，所述第一NMOS的漏极接入电源；所述第二延时单元的Q与第二NMOS的源极相连，所述第二NMOS的漏极接入电源，所述第二延时单元的QB与第二PMOS的源极相连，所述第二PMOS的漏极接地；所述第三延时单元的Q与第三PMOS的漏极相连，所述第三PMOS的源极接地，所述第三延时单元的QB与第三NMOS的源极相连，所述第三NMOS的漏极接入电源；当电路进入死循环状态时，所述第一、第二和第三PMOS以及所述第一、第二和第三NMOS导通。在该技术方案中，当电路进入死循环状态时，即第一延时单元的Q、第二延时单元的Q和第三延时单元的Q分别输出“0”、“0”、“0”或者“1”、“1”、“1”时，第一、第三PMOS和第二NMOS导通，而第一PMOS导通强制将第一延时单元的Q拉为低电平，第二NMOS导通强制将第二延时单元的Q拉为高电平，第三PMOS导通强制将第三延时单元的Q拉为低电平，从而强制电路进入“010”状态，实现了自动跳出“死循环”，并进入正常工作状态。在第一方面的第一种可能的实现方式中，所述电路还包括第一与非门、第二与非门、第三与非门和非门，其中：所述第一与非门的输入端分别与三个所述延时单元的Q输出端相连；所述第二与非门的输入端分别与三个所述延时单元的QB输出端相连；所述第三与非门的输入端分别与所述第一与非门和所述第二与非门的输出端相连；所述第三与非门的输出端分别与所述第一、第二、第三PMOS的栅极以及所述非门的输入端相连；所述非门的输出端分别与所述第一、第二以及第三NMOS的栅极相连。在该技术方案中，当电路进入死循环状态时，即第一延时单元的Q、第二延时单元的Q和第三延时单元的Q分别输出“0”、“0”、“0”或者分别输出“1”、“1”、“1”时，以分别输出“1”、“1”、“1”为例，第一与非门的输入端分别输入“1”、“1”、“1”，则输出为“0”，相应地，所述第二与非门的输入端则输入“0”、“0”、“0”，输出端则输出“1”，第三与非门的输入分别为“0”和“1”，则输出为“1”，而非门的输出为“0”，在第三与非门输出为1时，第一、第二、第三PMOS导通，在非门输出为“0”时，第一、第二、第三NMOS导通。结合第一方面或第一方面的第一种可能的实现，在第二种可能的实现方式中，所述第一、第二和第三延时单元为D触发器。采用本专利技术实施例，具有以下有益效果：在该技术方案中，当“除3”分频器进入“死循环”状态时，可以强制电路跳出“死循环”，进入正常工作状态。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了一种振荡器与分频器的示意图；图2示出了一种双模分频器的示意图；图3示出了一种三模分频器的示意图；图4示出了现有技术中的“除3”分频器电路的示意图；图5为图4所示的分频器电路的时序图；图6为图4所示的分频器电路的状态机图；图7为本专利技术实施例提供的“除3”分频器电路的示意图；图8为图7所示的分频器电路的状态机图；图9为三载波同时工作的一种模式示意图；图10为三载波同时工作的另一种模式示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图7，图7为本专利技术实施例提供的“除3”分频器电路的示意图；如图7所示，所述电路包括：DelayCell1(即第一延时单元)、DelayCell2(即第二延时单元)和DelayCell3(即第三延时单元)，P1(即第一PMOS)、P2(即第而PMOS)和P3(即第三PMOS)，N1(即第一NMOS)、N2(即第而NMOS)和N3(即第三NMOS)，CK以及CKB为时钟信号，其中：<本文档来自技高网...

【技术保护点】
一种除三分频器电路，其特征在于，包括：第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元的数据输出端与所述第一延时单元的数据输入端相连；所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；所述第一延时单元的Q与第一PMOS的漏极相连，所述第一PMOS的源极接地，所述第一延时单元的QB与第一NMOS的源极相连，所述第一NMOS的漏极接入电源；所述第二延时单元的Q与第二NMOS的源极相连，所述第二NMOS的漏极接入电源，所述第二延时单元的QB与第二PMOS的源极相连，所述第二PMOS的漏极接地；所述第三延时单元的Q与第三PMOS的漏极相连，所述第三PMOS的源极接地，所述第三延时单元的QB与第三NMOS的源极相连，所述第三NMOS的漏极接入电源；当电路进入死循环状态时，所述第一、第二和第三PMOS以及所述第一、第二和第三NMOS导通。

【技术特征摘要】
1.一种除三分频器电路，其特征在于，包括：
第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二
延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元
的数据输出端与所述第一延时单元的数据输入端相连；
所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB
输出的电平互异；
所述第一延时单元的Q与第一PMOS的漏极相连，所述第一PMOS的源极
接地，所述第一延时单元的QB与第一NMOS的源极相连，所述第一NMOS的
漏极接入电源；
所述第二延时单元的Q与第二NMOS的源极相连，所述第二NMOS的漏
极接入电源，所述第二延时单元的QB与第二PMOS的源极相连，所述第二
PMOS的漏极接地；
所述第三延时单元的Q与第三PMOS的漏极相连...

【专利技术属性】
技术研发人员：黄冲，朱年勇，高鹏，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44