一种同时实现占空比矫正和延迟锁相的延迟锁相环电路制造技术

本发明专利技术公开一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。本发明专利技术在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。

【技术实现步骤摘要】

本专利技术涉及延迟锁相环和占空比矫正
，特别涉及一种同时实现占空比矫正和延迟锁相的延迟锁相环电路。
技术介绍
延迟锁相环(DLL)和占空比矫正(DCC)电路广泛用于微处理器、存储器接口、芯片之间的接口和大規模集成电路的时钟分布网络。DLL用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。DCC用于调整时钟的占空比(通常为50％)，使时钟的上升沿和下降沿都可用于采样数据，从而提高信号的传输速率。DLL电路和DCC电路经常会在各种应用系统中配合使用，例如包含双倍数据率同步动态随机存取存储器(DDRSDRAM)的半导体存储器件。传统的DLL和DCC电路传统的DLL和DCC电路通常应用于系统的时钟路径，其结构如图1所示。输入时钟首先输入DLL电路，DLL输出时钟作为DCC输入时钟，DCC输出时钟通过时钟传输电路，输出最终输出时钟。DLL电路工作原理：DLL电路由DLL延迟链、DLL鉴相器、DCC控制器和DLL反馈电路组成。DLL的输入时钟经过延迟链后产生DLL输出时钟，DLL输出时钟经过DLL反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器根据比较结果调整可变延迟链的延时，实现反馈时钟与输入时钟的相位对齐，从而得到与输入时钟具有特定延时要求的>输出时钟。传统的DLL控制器由状态机、滤波器和地址移位控制器组成，如图2所示。DLL鉴相器输出信号作为DLL控制器主要的输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过地址移位控制器来调整DLL延迟链来控制延时时间。DCC电路工作原理：DCC电路由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、DCC鉴相器、DCC控制器和上升沿触发电路组成。DCC输入时钟通过两个相同的延迟链得到时钟360。DCC输入时钟和时钟360输入到DCC鉴相器，受DCC鉴相器输出和DCC控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延时时间，最终稳定到时钟360上升沿和输入时钟的下个周期上升沿对齐。达到稳态之后，由于输入时钟的上升沿和时钟360的上升沿相差一个周期(tclk)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和输入时钟的上升沿相差半个周期。这样，DCC输入时钟和时钟180经过上升沿触发电路后，便可得到一个占空比50％的输出时钟信号。传统DLL和DCC电路工作原理：输入时钟首先经过DLL电路进行时钟同步，然后通过DCC电路完成占空比矫正，再经过时钟传输电路输出最终输出时钟。传统DLL和DCC电路缺点：在此结构中，可以看到DLL和DCC电路分别由独立的电路来实现，电路较为复杂，规模较大。且输入时钟虽然经过DLL和DCC电路，得到占空比50％的同步时钟，但当DCC输出时钟传入至时钟传输电路时，由于受到工艺温度等客观因素的影响，时钟的传输会产生占空比失真，使整个系统的最终输出时钟不再能保证为理想的50％占空比。
技术实现思路
本专利技术的目的在于提供一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。为了实现上述目的，本专利技术采用如下技术方案：一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。进一步的，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟。进一步的，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟经时钟传输路径后的输出时钟。进一步的，DLLDCC控制器包括状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控制器组成，DLLDCC延迟链包括DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路；状态机的输入端连接DLL鉴相器输出的DLL鉴相信号；状态机的输出端通过滤波器连接上升沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端；下降沿地址移位控制器的另一输入端连接占空比检测电路的输出端输出的DCC检测信号；上升沿地址移位控制器的输出端和下降沿地址移位控制器的输出端分别连接DLLDCC上升延迟链和DLLDCC下降延迟链；DLLDCC上升沿迟链的输入端和DLLDCC下降延迟链的输入端均连接输入时钟，DLLDCC上升沿迟链的输出端和DLLDCC下降延迟链的输出端连接沿触发电路的输入端，沿触发电路的输出端输出DLLDCC输出时钟。进一步的，DLL鉴相器输出信号作为DLLDCC控制器输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过上升沿地址移位控制器调整DLLDCC上升延时链来决定输入时钟上升沿的延时时间；下降沿地址移位寄存器受DLL鉴相信号经过状态机和滤波器的控制外，同时还受DCC检测信号控制，产生DLLDCC下降沿控制信号，通过调整DLLDCC下降延迟链来决定输入时钟下降沿的延时时间。进一步的，输入时钟通过DLLDCC上升延迟链，产生时间为tdll的上升沿延时，输出时钟信号LNR，使反馈时钟与输入时钟的上升沿对齐；同时，DLLDCC下降延迟链受DLLDCC下降沿控制信号的控制，使输入时钟通过DLLDCC下降延迟链，产生时间为tdll+tdcc的下降沿延时，输出时钟信号LNF；时钟信号LNR和LNF经过沿触发电路后，产生占空比为50％的同步DLLDCC输出时钟；其中，tdcc为输入时钟的半个周期。相对于现有技术，本专利技术具有以下有益效果：本专利技术一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。附图说明图1为传统的DLL和DCC本文档来自技高网...

【技术保护点】
一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。

【技术特征摘要】
1.一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，包括DLLDCC
延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接
DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC
延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器
的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接一种同时
实现占空比矫正和延迟锁相的延迟锁相环电路的最终输出时钟，占空比检测电路的输出端连接
DLLDCC控制器。
2.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特
征在于，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟。
3.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特
征在于，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟经时钟传输路径后的输出
时钟。
4.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特
征在于，DLLDCC控制器包括状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控
制器组成，DLLDCC延迟链包括DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路；
状态机的输入端连接DLL鉴相器输出的DLL鉴相信号；状态机的输出端通过滤波器连接上升
沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端；下降沿地址移位控制器的
另一输入端连接占空比检测电路的输出端输出的DC...

【专利技术属性】
技术研发人员：郭晓锋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61