高速多相时钟同步方法技术

本发明专利技术公开了一种高速多相时钟同步方法，使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域。该方法包括：高速多相时钟信号、异步输入信号、亚稳态消除电路、第一D触发器、第二D触发器、第一逻辑处理、第二逻辑处理、第一寄存器组、第二寄存器组。本发明专利技术可在充分考虑高速多相时钟抖动及偏移，和D触发器CK-Q延迟不确定性的情况下，以简单结构、高可靠性实现了上述高速多相时钟同步的效果。

【技术实现步骤摘要】

本专利技术涉及一种高速多相时钟同步方法，尤其是一种使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域的同步方法。
技术介绍
目前，随着工艺特征尺寸的缩小，集成电路正朝着速度越来越高的方向发展。同时，为了提高数字电路或数模混合电路的处理能力，多相时钟被广泛采用，以克服等效的单相时钟无法产生或产生了但因大于电路延迟无法应用的问题。随着对处理能力要求的不断提高，多相时钟的等效速度也不断增加，一方面反映在时钟周期不断减小，另一方面反映在相位间隔不断减小及相位数不断增加，前者如前述受电路延迟的限制，后者则受产生的时钟的抖动及时钟布线时的偏移限制。虽然这样，但总体趋势是高速多相时钟被越来越广泛地采用，如高速读写存储器等电路中。在应用高速多相时钟的电路中，基本的问题是如何对异步输入信号进行同步，即如何使得异步输入信号从给定的第一相时钟开始，顺序进入或离开高速多相时钟域。如果不对异步输入信号进行同步，则异步输入信号或经过逻辑处理的异步输入信号将从某一未知相时钟开始，顺序进入高速多相时钟域，并从某一未知相时钟开始离开。这样会对后续的处理带来困难甚至带来错误，因此有必要提供一种方法，对异步输入信号进行同步，即使得异步输入信号从给定的第一相时钟开始，顺序进入或离开高速多相时钟域。一种现有的针对低速多相时钟信号的同步方法是，针对给定第一相时钟的前一相时钟加入D触发器进行同步，使得经过同步的异步输入信号在给定第一相时钟有效沿前变为有效。图1是相关方法的时序示意图。异步输入信号wr经过同步产生wr_sync在给定第一相时钟上升沿前变为高电平。然而，相关方法不适用于针对高速多相时钟信号的同步。当多相时钟相位间隔接近D触发器的CK-Q延迟时，采用相关方法无法确保经过同步的异步输入信号在给定的第一相时钟有效沿前变为有效。一种缓解的方法是针对给定第一相时钟的前某一相时钟加入D触发器进行同步，使得经过同步的异步输入信号刚好在给定第一相时钟有效沿前变为有效。但是，上述两种方法尤其是用于缓解的第二种方法假设了理想的时序条件。实际中，多相时钟的抖动及偏移在高速时存在很大影响，并且D触发器存在CK-Q延迟不确定性，这些都使得相关方法不具备可靠性，从而无法针对高速多相时钟情形进行应用。
技术实现思路
为了解决现有技术中的上述技术问题，本专利技术提供一种结构简单、可靠性高的高速多相时钟同步方法，使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域。所述高速多相时钟同步方法包括：高速多相时钟信号；异步输入信号；第一个带异步复位或置位的时钟下降沿（上升沿）触发的D触发器，接受经过亚稳态消除电路的异步输入信号，由高速多相时钟信号前半组的某一相时钟控制；第二个带异步复位或置位的时钟下降沿（上升沿）触发的D触发器，接受第一个D触发器Q端输出，由高速多相时钟后半组的某一相时钟控制；一个亚稳态消除电路，接受异步输入信号，产生第一个D触发器触发时稳定的输入信号；第一个D触发器的输出经过逻辑处理，作为高速多相时钟信号前半组控制的上升沿（下降沿）触发的寄存器组的输入；第二个D触发器的输出经过逻辑处理，作为高速多相时钟信号后半组控制的上升沿（下降沿）触发的寄存器组的输入。由此，本专利技术可在充分考虑高速多相时钟抖动及偏移，和D触发器CK-Q延迟不确定性的情况下，利用高速多相时钟及D触发器和寄存器组工作时的时序关系，以简单结构、高可靠性实现了异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域的效果。下面结合附图和具体实施方式对本专利技术作进一步详细的说明。附图说明图1是现有技术中的针对低速多相时钟信号的同步方法的时序示意图。图2是实施例中高速多相时钟信号clk的时序示意图。图3是表示本专利技术的实施例的高速多相时钟同步方法的示意图。具体实施方式图3是表示本专利技术的实施例的高速多相时钟同步方法100的示意图。在实施例中，异步输入信号wr从给定的第一相时钟clk<0>开始，顺序进入或离开高速多相时钟域clk<0:47>。把高速多相时钟信号clk中的相位数目是48、相位间隔是30ps、时钟周期是1.44ns的情形作为例子来加以解释。图2是实施例中高速多相时钟信号clk的时序示意图，同步方法中涉及的关键相位的时钟信号被标出，虚线表示了需要考虑的关键时钟信号间的相位情况。下面结合图2和图3，对高速多相时钟同步方法的原理进行说明。一般D触发器的CK-Q延迟超过实施例中的30ps的高速多相时钟的相位间隔，假设为45ps。同步的目标是经过同步及逻辑处理的异步输入信号wr，从clk<0>的上升沿开始，被各相位时钟的上升沿顺序采样。但是，若简单地以clk<0>的下降沿同步D触发器，则可能clk<26>的上升沿最先采样，而不是clk<0>的上升沿。由于clk<0>至clk<23>和clk<24>至clk<47>存在一一对应的反相关系，因此将高速多相时钟分为上述两组分别进行同步。即异步输入信号wr被clk<0>至clk<23>中的某一相时钟如clk<6>的下降沿通过D触发器121同步，产生的信号如wr_sync6经过逻辑131处理被时序上递增的clk<0>至clk<23>的上升沿采样至寄存器组141；接着，同步产生的信号如wr_sync6被clk<24>至clk<47>中的某一相时钟如clk<30>的下降沿通过D触发器122同步，产生的信号经过逻辑132处理被时序上递增的clk<24>至clk<47>的上升沿采样至寄存器组142。由于第二次同步产生的信号如wr_sync30在第一次同步产生的信号如wr_sync6之后，因此整体上异步输入信号wr是顺序进入或离开时钟域clk<0:47>的。在用于第一次同步的clk<0>至clk<23>中的某一相时钟的选择上，要注意其下降沿不能过于接近clk<0>的上升沿，否则可能出现clk<0>的建立时间违例；其下降沿也不能过于接近clk<23>的上升沿，否则可能出现clk<23>的保持时间违例。因此，实施例中选择了clk<6>用于第一次同步。在用于第二次同步的clk<24>至clk<47>中的某一相时钟的选择上，类似地要注意上述两点；另外，其下降沿要在第一次同步产生的信号有效之后且确保不会出现建立时间违例。因此，实施例中选择了clk<30>用于第二次同步。针对异步输入信号wr，需要亚稳态消除电路111使得D触发器121同步时有稳定的输入信号。亚稳态消除电路111可以是公知的额外的一个或几个串联的被clk<6>下降沿控制的D触发器。亚稳态消除电路111和D触发器121一起组成同步器10本文档来自技高网...

【技术保护点】
一种使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域的高速多相时钟同步方法，其特征在于，包括：高速多相时钟信号、异步输入信号、亚稳态消除电路、第一D触发器、第二D触发器、第一逻辑处理、第二逻辑处理、第一寄存器组、第二寄存器组，其中：所述第一D触发器接受经过亚稳态消除电路的异步输入信号，由高速多相时钟信号前半组的某一相时钟控制，产生的输出信号经过第一逻辑处理，作为高速多相时钟前半组控制的第一寄存器组的输入；所述第二D触发器接受第一D触发器产生的输出信号，由高速多相时钟信号后半组的某一相时钟控制，产生的输出信号经过第二逻辑处理，作为高速多相时钟后半组控制的第二寄存器组的输入；所述亚稳态消除电路接受异步输入信号，产生第一D触发器触发时稳定的输入信号，其与第一D触发器组成公知的同步器。

【技术特征摘要】
1.一种使得异步输入信号从给定的第一相时钟开始顺序进入或离开高速多相时钟域的高速多相时钟同步方法，其特征在于，包括：高速多相时钟信号、异步输入信号、亚稳态消除电路、第一D触发器、第二D触发器、第一逻辑处理、第二逻辑处理、第一寄存器组、第二寄存器组，其中：
所述第一D触发器接受经过亚稳态消除电路的异步输入信号，由高速多相时钟信号前半组的某一相时钟控制，产生的输出信号经过第一逻辑处理，作为高速多相时钟前半组控制的第一寄存器组的输入；
所述第二D触发器接受第一D触发器产生的输出信号，由高速多相时钟信号后半组的某一相时钟控制，产生的输出信号经过第二逻辑处理，作为高速多相时钟后半组控制的第二寄存器组的输入；
所述亚稳态消除电路接受异步输入信号，产生第一...

【专利技术属性】
技术研发人员：邓晨曦，赵龙，
申请(专利权)人：邓晨曦，
类型：发明
国别省市：北京;11