【技术实现步骤摘要】
本专利技术涉及显示
，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
技术介绍
现有的应用于显示装置的栅极驱动电路包括多级移位寄存器单元。所述移位寄存器单元包括上拉节点控制单元、下拉节点控制单元和栅极驱动信号输出单元，所述上拉节点控制单元与上拉节点连接，用于控制上拉节点的电位；所述下拉节点控制单元与下拉节点连接，用于控制下拉节点的电位；所述栅极驱动信号输出单元用于根据所述上拉节点的电位和所述下拉节点的电位控制输出栅极驱动信号，该栅极驱动信号同时作为相邻移位寄存器单元的进位信号，从而相应速度比较慢。并且，现有的移位寄存器单元中的主要器件是薄膜晶体管，薄膜晶体管在长期被直流电压驱动时或在高温工作条件下其阈值电压会发生较大漂移从而导致信赖性低，并且当该薄膜晶体管多晶硅薄膜晶体管时，其停止工作后具有较大的漏电流，使得漏电严重功耗增加，甚至有可能影响移位寄存器单元的正常工作。
技术实现思路
本专利技术的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有技术中薄膜晶体管在长时间或高温工作条件下阈值电压发生较大漂移以及响应速度慢的问题。为了达到上述目的，本专利技术提供了一种移位寄存器单元，包括栅极驱动信号输出端、进位信号输出端、第一时钟信号输入端和进位信号输入端，所述移位寄存器单元还包括：第一上拉节点控制单元，与上拉节点和进位信号输入端连接；
【技术保护点】
一种移位寄存器单元，其特征在于，包括栅极驱动信号输出端、进位信号输出端、第一时钟信号输入端和进位信号输入端，所述移位寄存器单元还包括：第一上拉节点控制单元，与上拉节点和进位信号输入端连接；第二上拉节点控制单元，与所述上拉节点连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在第一时钟信号的控制下控制所述上拉节点的电位为第一电平；第一下拉节点控制单元，与下拉节点连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在所述第一时钟信号的控制下控制所述下拉节点的电位为第二电平；第二下拉节点控制单元，与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的电位为第二电平时控制所述下拉节点的电位为第一电平；栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述栅极驱动信号输出端输出栅极驱动信号；以及，进位信号输出单元，分别与所述上拉节点、所述下拉节点和所述进位信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号。
【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括栅极驱动信号输出端、进位
信号输出端、第一时钟信号输入端和进位信号输入端，所述移位寄存器单元还
包括：
第一上拉节点控制单元，与上拉节点和进位信号输入端连接；
第二上拉节点控制单元，与所述上拉节点连接，并与所述第一时钟信号输
入端连接，用于在下拉保持阶段在第一时钟信号的控制下控制所述上拉节点的
电位为第一电平；
第一下拉节点控制单元，与下拉节点连接，并与所述第一时钟信号输入端
连接，用于在下拉保持阶段在所述第一时钟信号的控制下控制所述下拉节点的
电位为第二电平；
第二下拉节点控制单元，与所述上拉节点和所述下拉节点连接，用于在所
述上拉节点的电位为第二电平时控制所述下拉节点的电位为第一电平；
栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点和所述栅极
驱动信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述
栅极驱动信号输出端输出栅极驱动信号；以及，
进位信号输出单元，分别与所述上拉节点、所述下拉节点和所述进位信号
输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号
输出端输出进位信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉节
点控制单元用于在输入阶段在进位信号的控制下控制所述上拉节点的电位为
第二电平，在输出阶段维持所述上拉节点的电位为第二电平。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述进位信号输
入端包括第一进位信号输入端和第二进位信号输入端；
在正向扫描时，所述第一进位信号输入端与相邻上一级移位寄存器单元的
进位信号输出端连接；
在反向扫描时，所述第二进位信号输入端与相邻下一级移位寄存器单元的
进位信号输出端连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一上拉节
点控制单元包括：
第一输入模块，与所述上拉节点连接，并通过所述第一进位信号输入端与
相邻上一级移位寄存器单元的进位信号输出端连接，用于当正向扫描时，在所
述输入阶段在第一进位信号的控制下控制所述上拉节点的电位为第二电平；以
及，
第二输入模块，与所述上拉节点连接，并通过所述第二进位信号输入端与
相邻下一级为寄存器单元的进位信号输出端连接，用于当反向扫描时，在所述
输入阶段在第二进位信号的控制下控制所述上拉节点的电位为第二电平。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一输入模
块包括：第一晶体管，栅极和第一极都通过所述第一进位信号输入端与相邻上
一级移位寄存器单元的进位信号输出端连接，第二极与所述上拉节点连接；
所述第二输入模块包括：第二晶体管，栅极和第二极都通过所述第二进位
信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述
上拉节点连接。
6.如权利要求4所述的移位寄存器单元，其特征在于，所述第一上拉节
点控制单元还包括：
第一存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号
输出端连接；和/或
第二存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出
端连接。
7.如权利要求1所述的移位寄存器单元，其特征在于，在所述下拉保持
阶段最开始的一段时间所述第一时钟信号为第二电平，之后每间隔预定时间所
述第一时钟信号为第二电平，在该预定时间内所述第一时钟信号为第一电平。
8.如权利要求7所述的移位寄存器单元，其特征在于，还包括第二时钟
信号输入端；
所述栅极驱动信号输出单元，还接入第一电平，并与所述第二时钟信号输
入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点的控制下控
制所述栅极驱动信号输出端输出第二时钟信号，在下拉保持阶段在所述下拉节
\t点的控制下控制所述栅极驱动信号输出端输出第一电平；
所述进位信号输出单元，还接入第一电平，并与所述第二时钟信号输入端
连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点的控制下控制所
述进位信号输出端输出所述第二时钟信号，在下拉保持阶段在所述下拉节点的
控制下控制所述进位信号输出端输出第一电平；
在所述输入阶段和所述下拉阶段，所述第二时钟信号为第一电平；在所述
输出阶段，所述第二时钟信号为第二电平。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第一时钟信
号的占空比和所述第二时钟信号的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续
的时间都为一个时间单元；
所述第一时钟信号比所述第二时钟信号延迟两个时间单元。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述预定时间为
三个时间单元。
11.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征
在于，所述第一电平为低电平，所述第二电平为高电平；或者，
所述第一电平为高电平，所述第二电平为低电平。
12.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征
在于，所述第二上拉节点控制单元还与所述下拉节点连接，还用于当所述下拉
节点的电位为第二电平时控制所述上拉节点的电位为第一电平。
13.如权利要求12所述的移位寄存器单元，其特征在于，所述第二上拉
节点控制单元包括：
第三晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节
点连接，第二极接入第一电平；以及，
第四晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第
二极接入第一电平。
14.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征
在于，所述第一下拉节点控制单元包括：第五晶体管，栅极和第一极都与所述
第一时钟信号输入端连接，第二极与所述下拉节点连接。
15.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征
在于，所述第二下拉节点控制单元，还与相邻下一级移位寄存器单元的进位信
号输出端连接，还用于当所述相邻下一级移位寄存器单元的进位信号输出端输
出第二电平时，控制所述下拉节点的电位为第一电平。
16.如权利要求15所述的移位寄存器单元，其特征在于，所述第二下拉
节点控制单元包括：
第六晶体管，栅极通过所述第二进位信号输入端与相邻下一级为寄存器单
元的进位信号输出端连接，第一极与所述下拉节点连接，第二极接入第一电平；
以及，
第七晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第
二极接入第一电平。
17.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征
在于，所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述
第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述
栅极驱动信号输出端连接，第二极接入第一电平；
所述进位信号输出单元包括：<...
【专利技术属性】
技术研发人员：郝学光，先建波，吴新银，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11
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