解码器、最小值选择电路及最小值选择方法技术

一种解码器、最小值选择电路及最小值选择方法。对每次在多个数据之中依次输入2以上的规定数的数据，存储单元存储第1最小值及第2最小值。大循环比较单元比较规定数的数据间的大小关系。第1选择比较单元及第2选择比较单元分别比较在存储单元中存储的第1最小值和规定数的数据各自之间的大小关系、以及在存储单元中存储的第2最小值和规定数的数据各自之间的大小关系。判定单元基于大循环比较单元的比较结果和第1选择比较单元及第2选择比较单元的比较结果的模型，判定新的第1最小值及新的第2最小值。

【技术实现步骤摘要】

本专利技术涉及解码器、最小值选择电路及最小值选择方法。
技术介绍
作为能够实现接近香农极限的误码率，在LSI(LargeScaleIntegration；大规模集成)中能够实现解码器的纠错编码方法，已知低密度奇偶校验(LDPC：LowDensityParityCheck)码。正在研讨在IEEE802.11ac、IEEE802.11ad(无线通信)及IEEE802.3an(有线通信)等的超过1Gbps的高速通信系统的标准中使用LDPC码。采用了LDPC码的通信系统中的接收机进行利用Min-Sum解码方法的解码处理。Min-Sum解码法是被称为行处理(校验节点处理)的运算。具体地说，行处理进行从2个以上的数据集(dataset)中对值(绝对值)的大小选择低位2个数据的运算。再有，被选择的数据数不限于2个，只要是小于数据集大小的数即可(作为被选择的数据数，大多设定2个或3个)。以下的说明中，将多个数据之中的、绝对值最小的数据称为“第1最小值”，将绝对值第2小的数据称为“第2最小值”。作为选择第1最小值及第2最小值的最小值选择电路，在专利文献1中，公开了在树结构地配置的比较器中一次输入多个数据，计算第1最小值及第2最小值。现有技术文献专利文献专利文献1：美国专利第8234320号说明书
技术实现思路
进行超过1Gbps那样的高速通信的接收机，期望降低接收机中的处理延迟及功耗。可是，专利文献1中公开的最小值选择电路，需要串联连接的很多的比较器，所以最小值选择电路的处理延迟较大，电路规模和功耗增大。本专利技术的非限定性的实施例，提供能够降低处理延迟、电路规模及功耗的解码器、最小值选择电路及最小值选择方法。本专利技术的一方案为解码器，将使用LDPC码的校验矩阵编码的数据序列解码，包括：列处理运算单元，对于包含多个数据的输入数据序列，以所述校验矩阵中的列为单位进行列处理运算；以及行处理运算单元，对于所述列处理运算后的数据序列，以所述校验矩阵中的行为单位进行行处理运算，所述行处理运算单元包括最小值选择电路，所述最小值选择电路以所述行为单位，从所述列处理运算得到的列消息的数据序列中，选择绝对值最小的第1最小值以及绝对值第2小的第2最小值，并将选择的所述第1最小值及所述第2最小值输出到列处理运算单元，所述最小值选择电路包括：存储单元，对每次在所述列消息的数据序列之中依次输入2以上的第1个数的数据，存储绝对值最小的第1最小值以及绝对值第2小的第2最小值；第1比较单元，比较所述第1个数的数据间的大小关系；第2个数的第2比较单元，对每个所述存储的第1最小值和所述第1个数的数据比较大小关系，对每个所述存储的第2最小值和所述第1个数的数据比较大小关系，所述第2个数的个数是所述第1个数的个数的2倍；以及判定单元，基于来自所述第1比较单元的比较结果和来自所述第2个数的第2比较单元的比较结果的组合，从所述第1个数的数据以及所述存储单元中存储的第1最小值及第2最小值之中，判定所述存储单元中存储的新的第1最小值及新的第2最小值，将所述判定结果输出到所述存储单元，所述列处理运算单元对于所述行处理运算后的数据序列，再次进行所述列处理运算，输出解码数据序列。根据本专利技术的一方案，能够降低处理延迟、电路规模及功耗。从说明书和附图中将更清楚本专利技术的一方案中的其他优点和效果。这些优点和/或效果可以由各种实施方式和说明书及附图所记载的特征来分别提供，不需要为了获得一个或一个以上的同一特征而提供全部特征。附图说明图1表示具有树结构地配置的比较器的最小值选择电路的结构框图。图2表示实施方式1的最小值选择电路的结构框图。图3表示实施方式1的动作模式的一例子。图4A表示实施方式1的情况(case)1或情况3中的第1选择比较单元107的动作。图4B表示实施方式1的情况2或情况4中的第1选择比较单元107的动作。图5A表示实施方式1的情况1或情况4中的第2选择比较单元108的动作。图5B表示实施方式1的情况2或情况3中的第2选择比较单元108的动作。图6A是表示实施方式1的情况1中的判定单元109的动作的真值表。图6B是表示实施方式1的情况2中的判定单元109的动作的真值表。图6C是表示实施方式1的情况3中的判定单元109的动作的真值表。图6D是表示实施方式1的情况4中的判定单元109的动作的真值表。图7表示实施方式2的最小值选择电路的结构框图。图8表示实施方式2的动作模式的一例子。图9A表示实施方式2的情况1、3、5、7、9、12、14、16中的第1选择比较单元202的动作。图9B表示实施方式2的情况2、4、6、8、10、11、13、15中的第1选择比较单元202的动作。图10A表示实施方式2的情况1、4、5、8、10、11、14、16中的第2选择比较单元203的动作。图10B表示实施方式2的情况2、3、6、7、9、12、13、15中的第2选择比较单元203的动作。图11A表示实施方式2的情况1、3、6、8、10、12、13、16中的第3选择比较单元204的动作。图11B表示实施方式2的情况2、4、5、7、9、11、14、15中的第3选择比较单元204的动作。图12A表示实施方式2的情况1、4、6、7、10、12、14、15中的第4选择比较单元205的动作。图12B表示实施方式2的情况2、3、5、8、9、11、13、16中的第4选择比较单元205的动作。图13A是表示实施方式2的情况1中的判定单元206的动作的真值表。图13B是表示实施方式2的情况2中的判定单元206的动作的真值表。图14A是表示实施方式2的情况3中的判定单元206的动作的真值表。图14B是表示实施方式2的情况4中的判定单元206的动作的真值表。图15A是表示实施方式2的情况5中的判定单元206的动作的真值表。图15B是表示实施方式2的情况6中的判定单元206的动作的真值表。图16A是表示实施方式2的情况9中的判定单元206的动作的真值表。图16B是表示实施方式2的情况10中的判定单元206的动作的真值表。图17A是表示实施方式2的情况11中的判定单元206的动作的真值表。图17B是表示实施方式2的情况12中的判定单元206的动作的真值表。图18表示实施方式3的最小值选择电路的结构框图。图19表示实施方式3的前处理单元301的结构框图。图20表示实施方式3的最小值选择单元302的结构框图。图21表示实施方式3的动作模式情况5中的输入数据的一例子。图22表示实施方式4的LDPC解码器的结构框图。图23表示实施方式4的校验矩阵的一例子。图24表示实施方式4的对各列处理运算器403的列组的分配例子。图25表示实施方式4的对各行处理运算器406的行组的分配例子。图26表示实施方式4的行处理运算器406-1在t＝1中处理的子矩阵。图27表示实施方式4的对各行处理运算器406的行组的分配例子。图28表示实施方式4的对各行处理运算器406的行组的分配例子。图29表示实施方式4的数据传送单元405的动作例子。图30表示实施方式4的行处理运算器406-1的结构框图。图31表示实施方式4的数据传送单元408的动作例子。图32表示实施方式5的LDPC解码器的结构框图。图33表示实施方式5的对各行处理运算器本文档来自技高网...

【技术保护点】
解码器，将使用LDPC码的校验矩阵编码的数据序列解码，包括：列处理运算单元，对于包含多个数据的输入数据序列，以所述校验矩阵中的列为单位进行列处理运算；以及行处理运算单元，对于所述列处理运算后的数据序列，以所述校验矩阵中的行为单位进行行处理运算，所述行处理运算单元包括最小值选择电路，所述最小值选择电路以所述行为单位，从所述列处理运算得到的列消息的数据序列中，选择绝对值最小的第1最小值以及绝对值第2小的第2最小值，并将选择的所述第1最小值及所述第2最小值输出到列处理运算单元，所述最小值选择电路包括：存储单元，对每次在所述列消息的数据序列之中依次输入2以上的第1个数的数据，存储绝对值最小的第1最小值以及绝对值第2小的第2最小值；第1比较单元，比较所述第1个数的数据间的大小关系；第2个数的第2比较单元，对每个所述存储的第1最小值和所述第1个数的数据比较大小关系，对每个所述存储的第2最小值和所述第1个数的数据比较大小关系，所述第2个数的个数是所述第1个数的个数的2倍；以及判定单元，基于来自所述第1比较单元的比较结果和来自所述第2个数的第2比较单元的比较结果的组合，从所述第1个数的数据以及所述存储单元中存储的第1最小值及第2最小值之中，判定所述存储单元中存储的新的第1最小值及新的第2最小值，将所述判定结果输出到所述存储单元，所述列处理运算单元对于所述行处理运算后的数据序列，再次进行所述列处理运算，输出解码数据序列。...

【技术特征摘要】
2015.02.13 JP 2015-0266901.解码器，将使用LDPC码的校验矩阵编码的数据序列解码，包括：列处理运算单元，对于包含多个数据的输入数据序列，以所述校验矩阵中的列为单位进行列处理运算；以及行处理运算单元，对于所述列处理运算后的数据序列，以所述校验矩阵中的行为单位进行行处理运算，所述行处理运算单元包括最小值选择电路，所述最小值选择电路以所述行为单位，从所述列处理运算得到的列消息的数据序列中，选择绝对值最小的第1最小值以及绝对值第2小的第2最小值，并将选择的所述第1最小值及所述第2最小值输出到列处理运算单元，所述最小值选择电路包括：存储单元，对每次在所述列消息的数据序列之中依次输入2以上的第1个数的数据，存储绝对值最小的第1最小值以及绝对值第2小的第2最小值；第1比较单元，比较所述第1个数的数据间的大小关系；第2个数的第2比较单元，对每个所述存储的第1最小值和所述第1个数的数据比较大小关系，对每个所述存储的第2最小值和所述第1个数的数据比较大小关系，所述第2个数的个数是所述第1个数的个数的2倍；以及判定单元，基于来自所述第1比较单元的比较结果和来自所述第2个数的第2比较单元的比较结果的组合，从所述第1个数的数据以及所述存储单元中存储的第1最小值及第2最小值之中，判定所述存储单元中存储的新的第1最小值及新的第2最小值，将所述判定结果输出到所述存储单元，所述列处理运算单元对于所述行处理运算后的数据序列，再次进行所述列处理运算，输出解码数据序列。2.如权利要求1所述的解码器，根据所述校验矩阵的种类，所述第1个数的数据属于多个组的其中一组，所述存储单元存储有关所述第1个数的数据的、所述多个组的每组的所述第1最小值及所述第2最小值，对所述第2个数的第2比较单元的各个第2比较单元，从所述...

【专利技术属性】
技术研发人员：本塚裕幸，吉川博幸，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：日本;JP