一种制造在外延硅片上半导体功率器件的背面结构制造技术

本发明专利技术公开了一种制造在外延硅片上半导体功率器件的背面结构，器件的背面包括以下特征：器件背面主要的掺杂区是在生长外延层时引入的，其中P+区14是在衬底表面挖沟槽亚填上P+外延层后再去掉衬底表面上的外延形成的，或经由至少生长一次外延层形成的，与PT-IGBT的背部结构最不同之处是本发明专利技术的背部结构有电子通道，当器件在关断时，电子可以经由电子通道快速地流至背面电极，减少关断损耗，前道工艺完成后，把硅片磨薄至P+区14处之中间附近才进行背面金属化形成背面电极。

Back structure of semiconductor power device manufactured on epitaxial silicon wafer

The invention discloses a method for manufacturing epitaxial wafer of semiconductor power devices in the back of the back of the device structure includes the following features: on the back of the main device doped region is introduced in the epitaxial growth layer, wherein P+ zone 14 is dug trench fill sub P+ epitaxial layer removed after the epitaxial substrate surface is formed in the substrate on the surface, or by at least one growth of epitaxial layer is formed, and the back structure of PT-IGBT is the most different back structure of the invention of electronic channels, when the device is in shutdown, electrons can quickly flow through electronic channels to the back electrode, reduce switch loss, complete the process before, the wafer grinding thin near the middle P+ zone to 14 place only back metallization form the back electrode.

【技术实现步骤摘要】

：本专利技术是涉及一种半导体功率器件的结构，更具体地说是涉及一种制造在外延硅片上半导体功率器件的背面结构。
技术介绍
：1980年，美国RCA公司申请了第一个IGBT专利，1985年日本东芝公司做出了第一个工业用IGBT。从器件的物理结构上来说，它是非透明集电极穿通型IGBT，简称为穿通型IGBT(PunchthroughIGBT-缩写为PT-IGBT)。PT-IGBT是制造在外延硅片上，一般是在P+衬底上生长一层N型缓冲区，然后再长一N-区，要制造1200V耐压器件，便需要生长一N型缓冲区，掺杂浓度约为1×1017/cm3，厚度约为10um，然后再生长一外延层厚度约为110um，掺杂浓度约为5×1013/cm3至1×1014/cm3的N-区，这是相当厚的外延层。若要制造耐压更高的PT-IGBT，如耐压为2500V或3300V，则N-区需要更厚和更高的电阻率。生长这样规格的外延，技术上有困难，而且成本会急剧增高，所以，PT-IGBT一般只适用于耐压为400V至1200V范围内。早期的PT-IGBT的关断时间相对很长，约有数微秒，为了减短关断时间，提高开关速度，于90年代后，一般都引用高能粒子辐照技术(如电子辐照，氢离子或氦离子辐照等)减小器件中过剩载流子寿命。这种方法能提高PT-IGBT的开关速度，但会使通态电压降为负温度系数。即在导通状态下，如果保持流经集电极电流不变，则集电极至发电极之间的电压差会随温度升高而降低。在应用时，假如器件某处局部温度较高，则会有更多导通电流流经该处，这会使该处温度变得更高，从而有可能使器件进入一个正反馈状态，最后把器件烧毁，这电压降为负温度系数是PT-IGBT的一个性能缺陷。如前所述，PT-IGBT一般只适用于耐压为400V至1200V范围内，若要制造耐压为1700V或2500V或3300V或以上，早期都用非穿通型IGBT(Non-punchthroughIGBT，缩写为NPT-IGBT)，器件直接制造在厚度有几百微米的FZN型硅片上，器件集电结的P型区或P型/N型区是由离子注入形成的。这种非穿通型IGBT的电压降为正温度系数。这种集电结的结构也被用于器件如MCT或GTO等。由于集电结的掺杂由离子注入形成，注入的剂量可随意控制，若注入的P型掺杂剂量高，则会形成一般的高空穴注入效率集电结(即强集电极)；若注入的P型掺杂剂量小，则空穴注入效率低，而且电子可以经由扩散有效地流过P型区至金属接触处，这类集电结被称为弱集电结或透明集电结(或称为透明集电极)。于94与95年期间，弱集电结曾被用于NPT-IGBT和GTO，若把弱集电结方法用来制造600V或1200VIGBT，则IGBT的集电结需要造在只有约60um或约120um厚的FZN型硅片背面上，于94和95年期间，工业界还未有这种超薄硅片工艺能力。于1996年，Motorola公司发表了一篇文章描述有关制造非穿通IGBT的研究，侧重如何在薄硅片上制造集电极的工艺，所用的FZN型硅片最薄约170um厚。翌年，Infineon公司也发表了用100um厚的FZN型硅片做出600V的NPT-IGBT。99年左右，工业用新一代的IGBT开始投产，这种新一代的IGBT是一种高速开关器件，它的电压降为正温度系数，它不需要用重金属或辐照来减短器件中少子寿命，主要用的技术是超薄硅片工艺加上弱集电结(或称为透明集电结)。Infineon公司称之为场截止IGBT，接下来几年，各主要生产IGBT的公司都相继推出类似的产品。从那时起，IGBT在电学性能上得到了质的飞跃，发展迅速并主导了中等功率范围的市场。这种场截止IGBT的制造工艺可分为前道工序和后道工序，前道工序是把器件的表面单元和终端结构，如IGBT器件表面的UMOS单元，制造在硅片的前表面，前道工艺完成后，把硅片磨薄至所需厚度，如要制造400V耐压器件，所需厚度约为40um，然后对硅片的背表面注入N型掺杂剂和P型掺杂剂，接着用退火步骤把注入的N型掺杂剂和P型掺杂剂激活，形成集电结的P型区和N型缓冲区，之后用溅射或沉积方法把硅片背表面金属化，作为器件的背面电极，金属层材料可为Al/Ti/Ni/Ag或Ti/Ni/Ag或Al/Ti/Ni/Au等。之前所述的后道工序，其中的对磨薄后的硅片作背面注入步骤是很具挑战性的，这步骤中如何把磨薄后的硅片放进离子注入机中或从离子注入机中取出等並非易事，当进行离子注入时，硅片是作高速旋转的，怎样能进行注入又不会导至作高速旋转的硅片破碎是一大难题，要知道，一旦硅片在离子注入机内碎掉是需要花费很多的时间去清除离子注入机内的细小碎硅片，要克服这工艺难题，对量产来说是难度很高的，对耐压较高的器件如1700V会稍为容易，因为磨薄后的硅片有170um厚，不算太薄，较易处理；但对耐压较低的器件如200V便会相当困难，因为磨薄后的硅片可能只有20um厚，这是很难处理的，除了对薄片注入，还要设法激活注入的掺杂剂，因为完成前道工序后便有铝金属在硅片的表面，这使得背部工艺中的退火温度被限制在450C内，这些工艺难题都使得制造场截止IGBT並不容易。
技术实现思路
：以上所述说的在磨薄后的硅片背面进行离子注入和退火步骤都是制造场截止器件的难度很高的工艺，不易处理，本专利技术的目的在于提出一种能避免上述工艺的难点而实用可行的一种半导体功率器件的背面结构，本专利技术与之前的场截止器件的背部结构最明显不同之处是本专利技术是制造在外延硅片上，器件背面主要的掺杂区是在生长外延层时引入的，外延一般是在低掺杂衬底上生长，前道工艺完成后，把硅片磨薄至外延层与衬底交界处附近，然后去除研磨引起的缺陷，接着便进行背面金属化形成背面电极。本专利技术与制造在外延硅片上的PT-IGBT的背部结构最明显不同之处是本专利技术的背部结构有电子通道，当器件在电感负载情况下关断时，电子可以经由电子通道快速地流至背面电极，从而增加关断速度，减少关断损耗。实施本专利技术用于IGBT有如下几个不同的方案：方案(1)：参考图1和图2，图1是一般的穿通型IGBT器件的背面结构横截面示意图，这种器件的衬底较厚，是P型，用作器件在导通时的的空穴发射极，研磨后仍厚于100um，而且背面结构没有电子通道，图2是本专利技术器件的背面结构横截面示意图，本专利技术的器件的背面的主要掺杂区是在生长外延层时引入的，外延一般是在衬底掺杂浓度低于1×1018/cm3的衬底上生长，器件的背面结构至少包括以下部分：(1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，这P+区的掺杂最高浓度范围为5×1018/cm3至1×1020/cm3，当器件在导通时，这P+掺杂区是用来入注入空穴的；(2)在靠近半导体背表面至少有一N型缓冲区10，宽度大于10um，这N型缓冲区10在靠近半导体背表面的一边有部分边界是与P+区14相连接，有部分边界是与衬底12相连接，另一边是较低浓度掺杂N型基区9，这N型缓冲区的掺杂最高浓度范围为1×1015/cm3至5×1018/cm3，P+掺杂区之间的区是电子通道，当器件在电感负载情况下关断时，电子可以经由电子本文档来自技高网...

【技术保护点】
一种制造在外延硅片上半导体功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分：(1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，这P+区的掺杂最高浓度范围为5×1018/cm3至1×1020/cm3；(2)在靠近半导体背表面至少有一N型缓冲区10，宽度大于10um，这N型缓冲区10在靠近半导体背表面的一边有部分边界是与P+区14相连接，有部分边界是与衬底12相连接，另一边是较低浓度掺杂N型基区9，这N型缓冲区的掺杂最高浓度范围为1×1015/cm3至5×1018/cm3；(3)半导体背表面有两种不同的掺杂区与背面金属接触，这两种不同的掺杂区是P+区14和衬底12，其中P+区是在低掺杂衬底表面挖沟槽並填上外延层后再去掉衬底表面上的外延层形成的，或经由至少一次生长处延层形成的，衬底掺杂浓度低于1×1018/cm3；(4)半导体背表面与背面金属层相连接形成背面电极，其中金属层与P+区14形成欧姆接触与衬底12形成非欧姆接触。

【技术特征摘要】
1.一种制造在外延硅片上半导体功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分：(1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，这P+区的掺杂最高浓度范围为5×1018/cm3至1×1020/cm3；(2)在靠近半导体背表面至少有一N型缓冲区10，宽度大于10um，这N型缓冲区10在靠近半导体背表面的一边有部分边界是与P+区14相连接，有部分边界是与衬底12相连接，另一边是较低浓度掺杂N型基区9，这N型缓冲区的掺杂最高浓度范围为1×1015/cm3至5×1018/cm3；(3)半导体背表面有两种不同的掺杂区与背面金属接触，这两种不同的掺杂区是P+区14和衬底12，其中P+区是在低掺杂衬底表面挖沟槽並填上外延层后再去掉衬底表面上的外延层形成的，或经由至少一次生长处延层形成的，衬底掺杂浓度低于1×1018/cm3；(4)半导体背表面与背面金属层相连接形成背面电极，其中金属层与P+区14形成欧姆接触与衬底12形成非欧姆接触。2.根据权利要求1所述在部分(4)之半导体背表面，其特征在于它的形成是把完成器件前部结构后，对硅衬底背面进行研磨处理，研磨衬底至P+区14处之中间附近，然后去除研磨引起的缺陷。3.根据权利要求1所述在部分(1)之P+区14，其特征在于有多于一个P+14区，其中至少有一个P+区14的宽度大于100um。4.一种制造在外延硅片上半导体功率器件包括前面结构与背面结构，前面结构是制造在硅外延层表面上，背面结构至少包括以下部分：(1)在半导体背表面至少有一独立的P+区14，宽度大于10um，这P+区的一边与背面金属相连接形成欧姆接触，另一边是N型缓冲区10，N型缓冲区的掺杂最高浓度范围为1×1015/cm3至5×1018/cm3，这P+区的掺杂最高浓度范围为5×1018/cm3至1×1020/cm3；(2)在靠近半导体背表面至少有一独立的低浓度掺杂的P型区16，宽度大于10um，这低浓度掺杂的P型区16是在P+掺杂区之间，这低浓度掺杂的P型区16有一边与背面金属相连接，有一边是N型缓冲区10，这低浓度掺杂的P型区16的掺杂最高浓度范围为1×1014/cm3至1×1018/cm3；(3)在靠近半导体背面有四种不同的掺杂区，这四种不同的掺杂区是P+区14，低浓度掺杂的P型区16，N型缓冲区10和N型基区9，其中N型缓冲区10和N型基区9是在生长外延层过程中形成的，其中P+区14区是在低掺杂衬底表面挖沟槽並填上P+外延层后再去掉衬底表面上的P+外延层形成的，或经过至少一次生长处延层形成的；其中低浓度掺杂的P型区16可以是在生长外延层过程中形成的，亦可以是在完成背面研磨后由离子注入形成的；(4)半导体背表面有两种不同的掺杂区与背面金属层相连接形成背面电极，其中有两种情况：第一种情况是其中P+区14与金属层形成欧姆接触和低浓度掺杂的P型区16与金属层形成非欧姆接触，第二种情况是其中P+区14与金属层形成欧姆接触和低浓度掺杂衬底12与金属层形成非欧姆接触。5.根据权利要求4所述在部分(1)之P+区14，其特征在于有多于一个P+14区，其中至少有一个P+区...

【专利技术属性】
技术研发人员：苏冠创，黄升晖，
申请(专利权)人：南京励盛半导体科技有限公司，
类型：发明
国别省市：江苏;32