移位寄存器单元、移位寄存器、栅极驱动电路及显示装置制造方法及图纸

本申请公开了移位寄存器单元及其应用的移位寄存器、栅极驱动电路及显示装置。其中移位寄存器单元包括：输入模块(21)，用于从第一脉冲信号输入端接收输入的第一脉冲信号(VI1)；驱动模块(22)，用于在获得驱动电压后，将第一时钟信号(VA)的高电平脉冲传送到信号输出端；下拉模块(23)，用于在下拉控制信号的控制下将驱动控制端下拉至第二低电平；低电平维持模块(24)，用于在非选通状态时，将驱动信号输出端维持在第一低电平，将传递信号输出端维持在第二低电平，其中第二低电平小于第一低电平。本申请通过设计两个低电位源，在移位寄存器单元的非选通阶段，将驱动控制端Q下拉至较低的电位，从而更好地抑制了馈通效应、驱动管漏电问题。

【技术实现步骤摘要】

本申请涉及显示器件
，具体涉及一种显示装置及应用于其的栅极驱动电路、移位寄存器和移位寄存器单元。
技术介绍
近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管(TFT，ThinFilmTransistor)的形式与像素TFT一起，采用压封的办法，制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。移位寄存器单元是实现栅极驱动电路非常重要的单元电路，基于非晶硅TFT技术的移位寄存器单元已经得到了广泛的研究。但是研究表明，非晶硅TFT的迁移率较低、稳定性较差，限制了电路的工作速度和工作寿命。近年来，以铟镓锌氧化物TFT(IGZO-TFT)为代表的氧化物TFT由于具有迁移率高、均匀性和稳定性较好的优点，成为研究热点。基于氧化物TFT的移位寄存器电路也得到了初步的研究。目前，工艺比较成熟的IGZO-TFT多采用刻蚀阻挡层结构(ESL)。然而采用ESL结构IGZO-TFT的移位寄存器电路往往面积较大，功耗较高。这是由于移位寄存器电路中IGZO-TFT具有较大的寄生电容，且电路中驱动晶体管的寄生电容会导致严重的馈通效应。在移位寄存器单元的非选通阶段，的跳变会通过寄生电容耦合到驱动管的栅极(Q)，使驱动管产生较大的漏电，增大了电路的功耗。因此，在移位寄存器单元中，如何有效的抑制馈通效应，降低电路的功耗，是一个值得研究的内容。
技术实现思路
本申请提供一种尽可能地结构精简且低功耗的移位寄存器及其单元，为实现面积小、低功耗的栅极驱动电路提供可能。根据本申请的一个方面，本申请提供一种移位寄存器单元，其包括：输入模块，用于从第一脉冲信号输入端接收输入的第一脉冲信号，将所述第一脉冲信号提供至驱动控制端以便为所述驱动控制端提供驱动电压，所述驱动控制端为所述输入模块的输出节点；驱动模块，其输入端连接所述驱动控制端，并在获得所述驱动电压后，将第一时钟信号的高电平脉冲传送到信号输出端，所述信号输出端包括传递信号输出端和驱动信号输出端；下拉模块，其输入端连接下拉控制信号输入端，用于从所述下拉控制信号输入端接收输入的下拉控制信号，并在所述下拉控制信号的控制下将所述驱动控制端下拉至第二低电平，其中所述下拉控制信号包括第二脉冲信号或第二时钟信号；低电平维持模块，其连接于所述驱动控制端、所述信号输出端之间，所述低电平维持模块包括维持控制端，所述低电平维持模块用于在所述第一时钟信号的控制下，为所述维持控制端提供控制信号，还用于在所述移位寄存器单元为非选通状态时，在所述维持控制端的控制下，将所述驱动信号输出端维持在所述第一低电平，将所述传递信号输出端维持在所述第二低电平，其中所述第二低电平小于所述第一低电平。根据本申请的第二方面，本申请提供一种移位寄存器，其包括：N级串联的如上所述的所述移位寄存器单元，其中N为正整数且N≥2；前一级移位寄存器单元的传递信号输出端输出的信号作为后一级移位寄存器单元的输入信号。根据本申请的第三方面，本申请提供一种栅极驱动电路，其包括：移位寄存器、第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、启动信号线、第一地线和第二地线；所述移位寄存器包括N+3级如上所述的移位寄存器单元，其中N为正整数；所述第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线用于提供四相交叠信号，并分别连接至第4i+1级、第4i+2级、第4i+3级和第4i+4级移位寄存器的第一脉冲信号输入端，其中i为自然数；所述第一地线和第二地线分别连接至每级移位寄存器单元的第一低电平和第二低电平；所述启动信号线连接至第一级移位寄存器单元和第二级移位寄存器单元的第一脉冲信号输入端，第j级移位寄存器单元的第一脉冲信号输入端耦合至第j-2级或第j-1级移位寄存器单元的传递信号输出端，第j级移位寄存器单元的第二脉冲信号的输入端耦合至第j+3级移位寄存器单元的传递信号输出端或者第二时钟信号的输入端，其中j为正整数且j＞2。根据本申请的第四方面，本申请提供一种显示装置，其包括：显示面板，其具有排列成二维像素矩阵的多个像素电路、与每个像素电路相连的第一方向的多条栅极扫描线、以及与每个像素电路相连的第二方向的多条数据线；如上所述的栅极驱动电路，用于产生扫描脉冲信号，并通过沿所述第一方向形成的各行栅极扫描线，向相应的像素电路提供所需的控制信号，以完成对所述二维像素矩阵的逐行扫描；以及数据驱动电路，用于产生数据电压信号，并通过所述数据线传输到对应的像素电路内以实现图像灰度。本申请的有益效果体现在：移位寄存器单元采用的两电位源设计的方法，在非选通阶段，将驱动控制端下拉至更低的电平。抑制了驱动管漏电，降低了电路功耗。附图说明图1为本申请一实施例的显示装置的结构示意框图；图2为本申请实施例1中的移位寄存器单元的电路图；图3为本申请实施例1中的移位寄存器单元的时序图；图4为本申请实施例1中的移位寄存器单元的第二种时序图；图5为本申请实施例2中的移位寄存器单元的电路图；图6为本申请实施例2中的移位寄存器单元的时序图；图7为本申请中的一种栅极驱动电路的结构框图；图8为本申请实施例3中的一种栅极驱动电路的时序图。具体实施方式下面通过具体实施方式结合附图对本申请作进一步详细说明。其中相同的标号表示相同的元件。首先对本申请中用到的一些术语进行说明。本申请各实施例中的晶体管可以为任何结构的晶体管，比如双极型晶体管(BJT)或者场效应晶体管(FET)。当晶体管为双极性晶体管时，其控制极是指双极型晶体管的基极，第一极指双极型晶体管的集电极或者发射极，对应的第二极可以为双极型晶体管的发射极或者集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或者源极，对应的第二极可以为场效应晶体管的源极或者漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。显示装置中使用的晶体管通常为薄膜晶体管(TFT)，是一种场效应晶体管。下面以薄膜晶体管为例对本申请进行说明。如图1所示，本申请一实施例提供了一种显示装置，其包本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括：输入模块(21)，用于从第一脉冲信号输入端接收输入的第一脉冲信号(VI1)，将所述第一脉冲信号提供至驱动控制端(Q)以便为所述驱动控制端提供驱动电压，所述驱动控制端为所述输入模块的输出节点；驱动模块(22)，其输入端连接所述驱动控制端，并在获得所述驱动电压后，将第一时钟信号(VA)的高电平脉冲传送到信号输出端，所述信号输出端包括传递信号输出端(VC)和驱动信号输出端(VG)；下拉模块(23)，其输入端连接下拉控制信号输入端，用于从所述下拉控制信号输入端接收输入的下拉控制信号(VI2，VB)，并在所述下拉控制信号的控制下将所述驱动控制端下拉至第二低电平，其中所述下拉控制信号包括第二脉冲信号(VI2)或第二时钟信号(VB)；低电平维持模块(24)，其连接于所述驱动控制端、所述信号输出端之间，所述低电平维持模块包括维持控制端(P)，所述低电平维持模块用于在所述第一时钟信号的控制下，为所述维持控制端提供控制信号，还用于在所述移位寄存器单元为非选通状态时，在所述维持控制端的控制下，将所述驱动信号输出端维持在所述第一低电平，将所述传递信号输出端维持在所述第二低电平，其中所述第二低电平小于所述第一低电平。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：
输入模块(21)，用于从第一脉冲信号输入端接收输入的第一脉冲信号(VI1)，
将所述第一脉冲信号提供至驱动控制端(Q)以便为所述驱动控制端提供驱动电
压，所述驱动控制端为所述输入模块的输出节点；
驱动模块(22)，其输入端连接所述驱动控制端，并在获得所述驱动电压后，
将第一时钟信号(VA)的高电平脉冲传送到信号输出端，所述信号输出端包括
传递信号输出端(VC)和驱动信号输出端(VG)；
下拉模块(23)，其输入端连接下拉控制信号输入端，用于从所述下拉控制
信号输入端接收输入的下拉控制信号(VI2，VB)，并在所述下拉控制信号的控
制下将所述驱动控制端下拉至第二低电平，其中所述下拉控制信号包括第二脉
冲信号(VI2)或第二时钟信号(VB)；
低电平维持模块(24)，其连接于所述驱动控制端、所述信号输出端之间，
所述低电平维持模块包括维持控制端(P)，所述低电平维持模块用于在所述第
一时钟信号的控制下，为所述维持控制端提供控制信号，还用于在所述移位寄
存器单元为非选通状态时，在所述维持控制端的控制下，将所述驱动信号输出
端维持在所述第一低电平，将所述传递信号输出端维持在所述第二低电平，其
中所述第二低电平小于所述第一低电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括
第一晶体管(T1)，所述第一晶体管的控制极和第一极耦合到所述第一脉冲信号
输入端，所述第一晶体管的第二极耦合到所述驱动控制端。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述驱动模块包括
第一驱动单元(221)和第二驱动单元(222)中的至少一者、以及第一电容(C1)，
其中，
第一电容连接在所述驱动控制端和所述驱动信号输出端或所述传递信号输
出端之间；
所述第一驱动单元包括第二十一晶体管(T21)，所述第二十一晶体管的控
制极耦合到所述驱动控制端，所述第二十一晶体管的第一极耦合到所述第一时
钟信号输入端，所述第二十一晶体管的第二极耦合到所述传递信号输出端；
所述第二驱动单元包括第二十二晶体管(T22)，所述第二十二晶体管的控
制极耦合到所述驱动控制端，所述第二十二晶体管的第一极耦合到所述第一时
钟信号输入端，所述第二十二晶体管的第二极耦合到所述驱动信号输出端。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括

\t第三晶体管(T3)，所述第三晶体管的控制极耦合到所述下拉控制信号输入端，
所述第三晶体管的第一极耦合到所述第一脉冲信号输入端，所述第三晶体管的
第二极耦合到所述驱动控制端。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述低电平维持模
块包括控制单元(241)和维持单元(242)，其中，
所述控制单元包括第四晶体管(T4)、第五晶体管(T5)、第六晶体管(T6)
和第二电容(C2)，所述第四晶体管的控制极耦合至第六晶体管的第一极，所述
第四晶体管的第一极耦合至高电位源(VDD)，所述第四晶体管的第二极耦合至
所述第五晶体管的第一极并形成维持控制端(P)，所述第五晶体管和所述第六
晶体管的控制极耦合至驱动控制端，所述第五晶体管和所述第六晶体管的第二
极耦合至用于提供所述第二低电平的第二低电位源(VSS2)，所述第二电容耦合
于所述第一时钟信号和第六晶体管的第一极之间；
所述维持单元包括第七晶体管(T7)和第九晶体管(T9)，或者所述维...

【专利技术属性】
技术研发人员：张盛东，曹世杰，胡治晋，廖聪维，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：广东;44