芯片封装结构及其制造方法技术

本发明专利技术提供一种芯片封装结构及其制造方法。该芯片封装结构包括︰第一封装体，其中，该第一封装体包括：至少一半导体晶片；介电结构，围绕该半导体晶片；以及多个导电结构，穿过该介电结构且围绕该半导体晶片；中介层基底，位于该第一封装体上方；多个导电特征元件，位于该中介层基底内或位于该中介层基底上方；以及第二封装体，位于该中介层基底上方，其中，该第一封装体经由该多个导电结构及该多个导电特征元件电性耦接该第二封装体。本发明专利技术提供的芯片封装结构及其制造方法可明显降低相关的制程成本及制程时间。

【技术实现步骤摘要】

本专利技术关于芯片封装
，特别关于一种芯片封装结构及其制造方法。
技术介绍
芯片封装结构不仅提供芯片对环境污染的防护，也提供封装于其内的芯片的一连接接口。随着小型电子产品需求的成长，制造商及其他电子产业持续寻求缩小用于电子产品内集成电路的尺寸的方法。据此，已发展出三维集成电路封装技术并开始实行。堆栈封装结构设计，例如堆栈式封装层迭(package–on-package,以下简称为PoP)封装技术已逐渐普及。顾名思义，PoP是半导体封装的创新，其指将一封装体堆栈(stacking)至另一封装体的顶部。PoP装置可做相互垂直结合，例如分离的内存(discretememory)及逻辑封装体。现已发展出新的封装技术以改善半导体装置的密度(density)及功能。这些用于半导体装置的相关的新式封装技术面临了制造上的挑战。
技术实现思路
为了解决上述问题，本专利技术提出了一种芯片封装结构及其制造方法。根据本专利技术的第一方面，提供一种芯片封装结构，包括︰第一封装体，其中，该第一封装体包括：至少一半导体晶片；介电结构，围绕该半导体晶片；以及多个导电结构，穿过该介电结构且围绕该半导体晶片；中介层基底，位于该第一封装体上方；多个导电特征元件，位于该中介层基底内或位于该中介层基底上方；以及第二封装体，位于该中介层基底上方，其中，该第一封装体经由该多个导电结构及该多个导电特征元件电性耦接该第二封装体。根据本专利技术的第二方面，提供一种芯片封装结构的制造方法，包括︰提供第一封装体，其中该第一封装体包括：至少一半导体晶片；介电结构，围绕该半导体晶片；以及多个导电结构，穿过该介电结构且围绕该半导体晶片；将中介层基底接合至该第一封装体上方；以及将第二封装体接合至该中介层基底上方。本专利技术提供的芯片封装结构及其制造方法可明显降低相关的制程成本及制程时间。【附图说明】图1是根据本专利技术实施例的封装结构剖面示意图。图2是根据本专利技术实施例的封装结构剖面示意图。图3是根据本专利技术实施例的封装结构剖面示意图。图4是根据本专利技术实施例的封装结构剖面示意图。图5是根据本专利技术实施例的封装结构剖面示意图。图6是根据本专利技术实施例的封装结构剖面示意图。【具体实施方式】下面的描述是实施本专利技术的较佳预期模式。这种描述是为了说明本专利技术的一般原理的目的，而不应被理解成具有限制性的意义。但是应当理解，实施例可以利用软件、硬件、固件、或其任何组合来实现。以下说明本专利技术实施例的制作与使用。然而，可轻易了解本专利技术实施例可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本专利技术，并非用以局限本专利技术的范围。要了解的是本说明书以下的揭露内容提供许多不同的实施例或范例，以实施本专利技术的不同特征。而本说明书以下的揭露内容是叙述各个特征元件及其排列方式的特定范例，以求简化专利技术的说明。当然，这些特定的范例并非用以限定本专利技术。再者，在以下叙述提及在第二制程前进行第一制程，可包括第二制程于第一制程之后立刻进行的实施例，且也可包括附加制程于第一制程与第二制程之间进行的实施例。为了简化与清楚化，许多特征元件可能被任意地绘制成不同的尺寸比例。再者，以下述及一第一特征元件位于一第二特征元件上或之上时，包括第一特征元件与第二特征元件直接接触的实施例，且也可包括附加特征元件形成于第一特征元件与第二特征元件之间的实施例，使得第一特征元件与第二特征元件可能不彼此直接接触。以下说明实施例的不同变化。全文中图式及实施例说明中使用相同或相似的标号来表示相同或相似的元件。请参考图1，其是根据本专利技术实施例的封装结构10剖面示意图。提供一封装体102。在一些实施例中，封装体102包括至少一半导体晶片，例如半导体晶片103。封装体102也包括一介电结构(dielectricstructure)104，其围绕半导体晶片103。封装体102更包括一或多个导电结构106，其穿过介电结构104且围绕半导体晶片103。在一些实施例中，局部去除介电结构104以形成穿孔(throughhole)。之后，在穿孔内填入一或多个导电材料以形成导电结构106。在一些实施例中，利用雷射钻孔制程(laserdrillingprocess)、光学微影(photolithography)及蚀刻制程(etchingprocess)或其他合适制程或其组合来形成穿孔。在一些实施例中，半导体晶片103包括一或多个逻辑设备。在一些实施例中，介电结构104包括一模塑成型材料(moldingcompound)。在一些实施例中，导电结构106由铜、铝、钨、镍、钛、金、铂或其他合适的导电材料或其组合所构成。如图1所示，根据一些实施例，封装体102包括一介电层108及一重布线层110，介电层108及重布线层110位于介电结构104、导电结构106及半导体晶片103下方。重布线层110构成与导电结构106及与半导体晶片103的接垫(未绘示)的电性连接。因此，半导体晶片103的导电路径是扇出(fanout)且引导至(ledto)半导体晶片103的相对侧。在一些实施例中，使用多道沉积(multipledeposition)及图案化制程(patterningprocess)以形成介电层108及重布线层110。在一些实施例中，介电层108包括多个堆栈层(stackedlayer)。在一些实施例中，介电层108由聚酰亚胺(polyimide)、氧化硅、氮化硅、环氧树脂基材料或其他适合的介电材料或其组合所构成。在一些实施例中，重布线层110包括多个导电线及导电通孔(via)。在一些实施例中，重布线层110由铜、铝、铂、钨、钛、镍、金、或其他合适的导电材料或其组合所构成。如图1所示，根据一些实施例，若干的导电元件112形成于重布线层110及介电层108下方。每一导电元件112电性连接于至少一重布线层110。在一些实施例中，导电元件112由焊料材料所构成。在一些实施例中，导电元件112包括金属柱(post)或金属柱型体(pillar)。举例来说，导电元件112包括铜柱及/或铜柱型体。在一些实施例中，通过焊球植入(solderballplacement)制程、电镀制程或其他合适的制程或其组合来形成导电元件112。封装体102可使用各种不同的方法来制作。在一些实施例中，利用晶圆级封装制程(wafer-levelpackagingprocess)形成封装体102。在一些实施例本文档来自技高网...

【技术保护点】
一种芯片封装结构，其特征在于，包括︰第一封装体，其中，该第一封装体包括：至少一半导体晶片；介电结构，围绕该半导体晶片；以及多个导电结构，穿过该介电结构且围绕该半导体晶片；中介层基底，位于该第一封装体上方；多个导电特征元件，位于该中介层基底内或位于该中介层基底上方；以及第二封装体，位于该中介层基底上方，其中，该第一封装体经由该多个导电结构及该多个导电特征元件电性耦接该第二封装体。

【技术特征摘要】
2014.12.11 US 62/090,608;2015.06.11 US 14/736,6841.一种芯片封装结构，其特征在于，包括︰
第一封装体，其中，该第一封装体包括：
至少一半导体晶片；
介电结构，围绕该半导体晶片；以及
多个导电结构，穿过该介电结构且围绕该半导体晶片；
中介层基底，位于该第一封装体上方；
多个导电特征元件，位于该中介层基底内或位于该中介层基底上方；以及
第二封装体，位于该中介层基底上方，其中，该第一封装体经由该多个导
电结构及该多个导电特征元件电性耦接该第二封装体。
2.如权利要求1所述的芯片封装结构，其特征在于，该中介层基底与该第一
封装体隔开。
3.如权利要求2所述的芯片封装结构，其特征在于，进一步包括多个导电元
件，位于该中介层基底与该第一封装体之间，其中每一导电元件电性连接于至
少一导电结构。
4.如权利要求3所述的芯片封装结构，其特征在于，该多个导电元件包括焊
料材料或铜柱型体。
5.如权利要求3所述的芯片封装结构，其特征在于，进一步包括底胶材料，
位于该中介层基底与该第一封装体之间且围绕该多个导电元件。
6.如权利要求3所述的芯片封装结构，其特征在于，该中介层基底与该第二
封装体隔开。
7.如权利要求6所述的芯片封装结构，其特征在于，进一步包括多个第二导
电元件，位于该中介层基底与该第二封装体之间，其中，每一第二导电元件电
性连接于至少一导电结构。
8.如权利要求7所述的芯片封装结构，其特征在于，该多个第...

【专利技术属性】
技术研发人员：许文松，林世钦，张垂弘，郑道，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71