具有集成的多个栅极电介质晶体管的半导体装置制造方法及图纸

描述了具有不同栅极结构并且形成于单个集成电路上的两种或更多类型的基于鳍状物的晶体管。至少通过(多个)栅极电介质层的厚度或成分或者栅极电极中的(多个)功函数金属层的成分来区分每种类型的晶体管的栅极结构。还提供了用于制造具有至少两种不同类型的基于鳍状物的晶体管的集成电路的方法，其中通过(多个)栅极电介质层的厚度和成分和/或栅极电极中的功函数金属的厚度和成分来区分所述晶体管类型。

【技术实现步骤摘要】
本申请为分案申请，其原申请是2014年8月27日进入中国国家阶段、国际申请日为2011年12月28日的国际专利申请PCT/US2011/067681，该原申请的中国国家申请号是201180076461.1，专利技术名称为“在三栅极(FINFET)工艺上集成多个栅极电介质晶体管的方法”。
本专利技术总体涉及半导体器件、半导体逻辑器件、和晶体管的制造。具体而言，本专利技术的实施例涉及用于在同一芯片上制造具有不同栅极结构的多个基于鳍状物的器件的工艺。
技术介绍
对于不断缩小的集成电路(IC)的期望对用于构造器件的技术和材料提出了极大的要求。IC芯片的部件包括诸如CMOS(互补金属氧化物半导体)器件之类的固态逻辑器件(晶体管)。最近开发的基于鳍状物的晶体管使能对应较小器件占用空间的提高的性能。不同的晶体管应用具有不同的结构和性能要求，例如，高速逻辑操作、低功率使用、高电压输入输出(I/O)、以及超高电压。需要新工艺来使能单个芯片上的多种类型的新的基于鳍状物的晶体管的制造。附图说明图1A-1D示出双栅极晶体管的实施例，其中每个晶体管具有不同的栅极堆叠体构造。图2A-2B示出三栅极晶体管的实施例，其中每个晶体管具有不同的栅极堆叠体构造。图3A-3B示出四栅极晶体管的实施例，其中每个晶体管具有不同的栅极堆叠体构造。图4A-4I示出用于形成具有包含不同栅极堆叠体构造的多个晶体管的单个IC的方法。图5A-5I示出用于形成具有包含不同栅极堆叠体构造的多个晶体管的单个IC的附加的方法。图6A-6G示出用于形成具有包含不同栅极堆叠体构造的多个晶体管的单个IC的附加的方法。图7A-7E示出用于形成具有包含不同栅极堆叠体构造的多个晶体管的单个IC的附加的方法。图8示出根据本专利技术的一个实施例的计算设备。具体实施方式描述了包括两个或更多具有不同类型的栅极结构的基于鳍状物的场效应晶体管的集成电路(IC)结构，并且还描述了用于在单个芯片上形成不同类型的晶体管的方法。为提供对本专利技术的深入理解，已经针对具体细节对本专利技术进行了描述。本领域内的技术人员将领会到，可以在没有这些具体细节的情况下实践本专利技术。在其它实例中，为了不非必要地使本专利技术难以理解，没有具体描述公知的半导体工艺和设备。另外，附图中所示的各种实施例是说明性的表示，并且不必按比例绘制。本专利技术的实施例提供容纳具有不同类型的栅极结构的多个基于鳍状物的晶体管的集成电路，以及用于在单个电路上制造这些不同类型的器件的方法。形成具有多个晶体管类型的IC可以解决不同的电路要求，例如，诸如高速逻辑操作、低功率使用、高电压输入输出(I/O)、以及超高电压，其是对片上系统(SOC)集成电路的部件所期望的属性。片上系统器件将诸如处理器核、模拟功能、以及混合的信号模块之类的多种电路功能集成到单个集成电路芯片上。本专利技术的实施例提供具有包含不同类型的栅极结构的晶体管的IC，每个栅极结构包括一个或两个高k材料栅极电介质层、氧化物(SiO2)层、一个或两个功函数金属层、填充金属、以及它们的组合。具有不同栅极结构的晶体管能够提供跨越大范围的操作速度、泄漏特性、以及高电压容差的性能特性。还公开了形成包括具有不同栅极结构的晶体管的电路的方法。图1A-1D示出位于集成电路中的基于鳍状物的晶体管的实施例。每个集成电路具有至少两种不同的晶体管类型，至少通过栅极电介质的厚度或成分、和/或栅极电极中所采用的功函数金属的成分来区分不同的晶体管类型。晶体管可以具有其它区分特征。通常，具有多个不同晶体管类型的集成电路将具有以各种格式(例如，阵列)布置的每种类型的晶体管的大量实例。为简单起见，在图1A-1D中，每种类型的晶体管中的一个实例被示出为隔离的晶体管，尽管所示出的晶体管通常出现在它们所处的集成电路芯片中的不同位置和布置中。图1A示出形成于同一个IC上的两个晶体管101和102的三维透视图。图1B示出如图1A中所示的晶体管101和102的沿着线A-A’截取的穿过沟道区116以及栅极结构111A和111B的截面视图。在实施例中，鳍状物112从半导体衬底110延伸出来，并且蔓延衬底110的整个长度。在实施例中，每个晶体管包括由隔离区114分开的一个或多个鳍状物112。在实施例中，每个晶体管包括限定了沟道区116的栅极结构111，栅极结构111环绕每个鳍状物112的一部分的侧面和顶表面。在实施例中，晶体管101包括栅极结构111A，并且晶体管102包括栅极结构111B，如图1A所示。每个鳍状物112具有设置于沟道区116的相对侧上的一对源极/漏极区118，如由图1A所示出的实施例中所示。对于PMOS器件而言，源极/漏极区是p型掺杂的，并且沟道区是n型掺杂的。对于NMOS器件而言，源极/漏极区是n型掺杂的，并且沟道区是p型掺杂的。隔离区114上方的鳍状物112的高度在20到的范围内，并且鳍状物112的宽度在5到的范围内。每个晶体管栅极结构111A和111B包括栅极电介质113和栅极电极115，如图1A中所示。每个栅极电介质113可以包括一个或多个电介质层，例如，二氧化硅层或高k电介质层。栅极电介质113使沟道区116与栅极电极115绝缘，以减小泄漏并且设置器件阈值电压。每个栅极电极115包括一个或多个功函数金属层，并且还可以包括导电性填充金属140。功函数金属层管理电介质材料与填充金属之间的势垒高度，使金属-半导体交界面处的电阻最小化，并且设置器件的功函数。填充金属承载控制晶体管状态的大部分电荷，并且通常是比起(多个)功函数金属的低电阻电阻材料。图1A-D中所示的集成电路具有至少两个不同类型的晶体管101和102，通过晶体管栅极结构中所采用的电介质层的成分来区分每个晶体管。在本专利技术的实施例中，晶体管101的栅极结构包括具有高k电介质层121的栅极电介质、以及具有功函数金属层131和填充金属140的栅极电极，如图1B中所示。晶体管101中的栅极结构的类型使能晶体管在高性能核心中的使用。在本专利技术的实施例中，高k电介质层121与包括晶体管101的鳍状物112和隔离区114的侧面和顶表面相符合。通常，高k电介质层是介电常数大于二氧化硅的介电常数的电介质材料。二氧化硅的介电常数是3.9。可以用于高k电介质层121中的示例性高k电介质材料包括二氧化铪(HfO2)、硅氧化铪、氧化镧、氧化镧铝、二氧化锆(ZrO2本文档来自技高网...

【技术保护点】
一种装置，包括：第一晶体管，所述第一晶体管包括：第一鳍状物，其具有顶部、第一侧壁以及与所述第一侧壁相对的第二侧壁；第一栅极电介质结构，其环绕所述第一鳍状物的所述第一侧壁的至少一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分并且与所述第一鳍状物接触，所述第一栅极电介质结构包括由第一电介质材料构成的第一层和由第二电介质材料构成的第二层，所述第一层具有第一厚度并且与所述第一鳍状物接触；第一栅极电极结构，其环绕所述第一鳍状物的所述第一侧壁的至少一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分，其中所述第一栅极电介质结构的至少一部分处于所述第一鳍状物的至少一部分与所述第一栅极电极结构的至少一部分之间；所述第一栅极电极结构的第一侧的第一n型源极区；以及所述第一栅极电极结构的第二侧的第一n型漏极区，所述第一栅极电极结构的所述第二侧与所述第一栅极电极结构的所述第一侧相对；以及第二晶体管，所述第二晶体管包括：第二鳍状物，其具有顶部、第一侧壁以及与所述第一侧壁相对的第二侧壁；第二栅极电介质结构，其环绕所述第二鳍状物的所述第一侧壁的至少一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分并且与所述第二鳍状物接触，所述第二栅极电介质结构包括由所述第一电介质材料构成的第一层和由所述第二电介质材料构成的第二层，所述第二栅极电介质结构的所述第一层具有第二厚度并且与所述第二鳍状物接触，所述第二厚度大于所述第一栅极电介质结构的所述第一层的所述第一厚度；第二栅极电极结构，其环绕所述第二鳍状物的所述第一侧壁的至少一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分，其中所述第二栅极电介质结构的至少一部分处于所述第二鳍状物的至少一部分与所述第二栅极电极结构的至少一部分之间；所述第二栅极电极结构的第一侧的第二n型源极区；以及所述第二栅极电极结构的第二侧的第二n型漏极区，所述第二栅极电极结构的所述第二侧与所述第二栅极电极结构的所述第一侧相对。...

【技术特征摘要】
1.一种装置，包括：
第一晶体管，所述第一晶体管包括：
第一鳍状物，其具有顶部、第一侧壁以及与所述第一侧壁相对的第
二侧壁；
第一栅极电介质结构，其环绕所述第一鳍状物的所述第一侧壁的至
少一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分并
且与所述第一鳍状物接触，所述第一栅极电介质结构包括由第一电介
质材料构成的第一层和由第二电介质材料构成的第二层，所述第一层
具有第一厚度并且与所述第一鳍状物接触；
第一栅极电极结构，其环绕所述第一鳍状物的所述第一侧壁的至少
一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分，其
中所述第一栅极电介质结构的至少一部分处于所述第一鳍状物的至少
一部分与所述第一栅极电极结构的至少一部分之间；
所述第一栅极电极结构的第一侧的第一n型源极区；以及
所述第一栅极电极结构的第二侧的第一n型漏极区，所述第一栅极
电极结构的所述第二侧与所述第一栅极电极结构的所述第一侧相对；
以及
第二晶体管，所述第二晶体管包括：
第二鳍状物，其具有顶部、第一侧壁以及与所述第一侧壁相对的第
二侧壁；
第二栅极电介质结构，其环绕所述第二鳍状物的所述第一侧壁的至
少一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分并
且与所述第二鳍状物接触，所述第二栅极电介质结构包括由所述第一
电介质材料构成的第一层和由所述第二电介质材料构成的第二层，所
述第二栅极电介质结构的所述第一层具有第二厚度并且与所述第二鳍
状物接触，所述第二厚度大于所述第一栅极电介质结构的所述第一层
的所述第一厚度；
第二栅极电极结构，其环绕所述第二鳍状物的所述第一侧壁的至少

\t一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分，其
中所述第二栅极电介质结构的至少一部分处于所述第二鳍状物的至少
一部分与所述第二栅极电极结构的至少一部分之间；
所述第二栅极电极结构的第一侧的第二n型源极区；以及
所述第二栅极电极结构的第二侧的第二n型漏极区，所述第二栅
极电极结构的所述第二侧与所述第二栅极电极结构的所述第一侧相
对。
2.根据权利要求1所述的装置，其中所述第一电介质材料包括硅和氧。
3.根据权利要求2所述的装置，其中所述第二电介质材料包括铪和氧。
4.根据权利要求2所述的装置，其中所述第二电介质材料包括高k值
电介质材料。
5.根据权利要求1所述的装置，其中所述第一电介质材料具有第一k
值，所述第二电介质材料具有比所述第一k值高的第二k值。
6.根据权利要求1所述的装置，其中所述第一栅极电极结构包括第一
电极层、第二电极层和第三电极层，所述第一电极层包括钛和氮并且具有
第一厚度，所述第二电极层包括铝并且与所述第一电极层相比更远离所述
鳍状物，所述第三电极层包括钛并且与所述第二电极层相比更远离所述鳍
状物。
7.根据权利要求6所述的装置，其中所述第二栅极电极结构包括第一
电极层、第二电极层和第三电极层，所述第一电极层包括钛和氮并且具有
基本上与所述第一厚度相同的第二厚度，所述第二电极层包括铝并且与所
述第一电极层相比更远离所述鳍状物，所述第三电极层包括钛并且与所述
第二电极层相比更远离所述鳍状物。
8.根据权利要求7所述的装置，还包括第三晶体管，所述第三晶体管
包括：
第三鳍状物，其具有顶部、第一侧壁以及与所述第一侧壁相对的第二
侧壁；
第三栅极电介质结构，其环绕所述第三鳍状物的所述第一侧壁的至少
一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分并且与所
述第三鳍状物接触，所述第三栅极电介质结构包括由所述第一电介质材料
构成的第一层和由所述第二电介质材料构成的第二层，所述第三栅极电介
质结构的所述第一层具有第三厚度并且与所述第三鳍状物接触，所述第三
厚度基本上与所述第一栅极电介质结构的所述第一层的所述第一厚度相
同；
第三栅极电极结构，其环绕所述第三鳍状物的所述第一侧壁的至少一
部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分，其中所述
第三栅极电介质结构的至少一部分处于所述第三鳍状物的至少一部分与所
述第三栅极电极结构的至少一部分之间，所述第三栅极电极结构包括：
第一电极层，其包括钛和氮并且具有大于所述第一晶体管的所述第
一栅极电极结构的所述第一电极层的厚度的第二厚度，
第二电极层，其包括铝并且与所述第一电极层相比更远离所述鳍状
物，以及
第三电极层，其包括钛并且与所述第二电极层相比更远离所述鳍状
物；
所述第三栅极电极结构的第一侧的第一p型源极区；以及
所述第三栅极电极结构的第二侧的第一p型漏极区，所述第三栅极电
极结构的所述第二侧与所述第三栅极电极结构的所述第一侧相对。
9.根据权利要求8所述的装置，其中所述第一栅极电介质结构的由所
述第一电介质材料构成的所述第一层、所述第三栅极电介质结构的由所述
第一电介质材料构成的所述第一层和所述第一电介质材料在隔离区之上的
延伸部都是由所述第一电介质材料构成的一个连续层的部分，所述隔离区
将所述第一鳍状物与所述第三鳍状物分隔开。
10.根据权利要求8所述的装置，还包括第四晶体管，所述第四晶体
管包括：
第四鳍状物，其具有顶部、第一侧壁以及与所述第一侧壁相对的第二
侧壁；
第四栅极电介质结构，其环绕所述第四鳍状物的所述第一侧壁的至少
一部分、所述第二侧壁的至少一部分以及所述顶部的至少一部分并且与所
述第四鳍状物接触，所述第四栅极电介质结构包括由所述第一电介质材料
构成的第一层和由所述第二电介质材料构成的第二层，所述第四栅极电介
质结构的所述第一层具有第四厚度并且与所述第四鳍状物接触，所述第四
厚度基本...

【专利技术属性】
技术研发人员：C·蔡，CH·简，JY·D·叶，J·朴，W·M·哈菲兹，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US