半导体器件制造技术

本发明专利技术提供一种半导体器件，提高半导体器件的可靠性。在半导体器件中，连接半导体芯片(CHP)和布线基板(WB)的凸块电极(BE2)包括将其周围用绝缘膜(17)包围的第1部分和从绝缘膜(17)露出的第2部分。能够在增加凸块电极(BE2)的高度的同时，减小凸块电极(BE2)的宽度，所以能够增加与相邻的凸块电极(BE2)的距离，密封材料(UF)的填充性提高。

【技术实现步骤摘要】

本专利技术涉及半导体器件，涉及例如有效地适用于包括具有重布线(重配置布线)的半导体芯片的半导体器件的技术。
技术介绍
在日本特开2014-229623号公报(专利文献1)中，公开了经由Cu柱来连接形成于半导体芯片的表面的电极焊盘与布线基板的引线电极的技术。在国际公开第00/44043号(专利文献2)中，公开了使用重配置布线将在半导体芯片的周边部中配置的接合焊盘和在芯片整个面中分区配置的凸块电极进行连接的技术。而且，公开了将在表面中配置了凸块电极的半导体芯片面朝下接合到安装基板上来连接，并在半导体芯片与安装基板之间填充了底填胶(Underfill)树脂的芯片尺寸封装。【专利文献1】日本特开2014-229623号公报【专利文献2】国际公开第00/44043号
技术实现思路
专利文献1的Cu柱是能够对应于与半导体芯片的高集成化相伴的多管脚化(端子数的增大)、端子间的窄间距的技术。但是，在要求高可靠性的车载等领域中，使用了专利文献2等的由焊料构成的凸块电极。另外，作为形成凸块电极的方法，有丝网印刷法、电解镀敷法、或者焊料珠供给法等。在本申请专利技术人研究的半导体器件中也使用了利用凸块电极高度的控制性优良的焊料珠供给法的凸块电极，但通过本申请专利技术人的研究，弄清了以下的课题。首先，由于半导体芯片和安装基板的膨胀系数的差异而会对连接两者的凸块电极施加应力，所以发生连接部(凸块电极)的断线等连接不良。为了防止这样的不良，例如需要使用大径的焊料珠来提高凸块电极的高度。但是，邻接的凸块电极之间的空间减少，在凸块电极之间填充了底填胶树脂时，发生孔隙(未填充部)，从而发生连接部的断线等，连接可靠性降低。另外，如果伴随着多管脚化而端子间成为窄间距，则上述课题变得越发显著。即，在具有凸块电极的半导体器件中，要求提高可靠性。其他课题和新的特征通过本说明书的记述以及附图将变得明确。在一个实施方式中的半导体器件中，连接半导体芯片和布线基板的凸块电极包括将其周围用绝缘膜包围的第1部分以及从绝缘膜露出的第2部分。根据一个实施方式，能够提高半导体器件的可靠性。附图说明图1是实施方式中的半导体器件的上表面图。图2是实施方式中的半导体器件的侧面图。图3是实施方式中的半导体器件的下表面图。图4是实施方式中的半导体器件的部分剖面图。图5是本实施方式的半导体芯片的平面图。图6是图5的A部的放大平面图。图7是图6的沿着A-A线的剖面图。图8是示出本实施方式的半导体器件的制造工序的一部分的工艺流程图。图9是本实施方式的半导体器件的制造工序中的主要部分剖面图。图10是接着图9的半导体器件的制造工序中的主要部分剖面图。图11是接着图10的半导体器件的制造工序中的主要部分剖面图。图12是接着图11的半导体器件的制造工序中的主要部分剖面图。图13是接着图12的半导体器件的制造工序中的主要部分剖面图。图14是接着图13的半导体器件的制造工序中的主要部分剖面图。图15是接着图14的半导体器件的制造工序中的主要部分剖面图。图16是变形例1的半导体器件的制造工序中的主要部分剖面图。图17是变形例2的半导体器件的制造工序中的主要部分剖面图。图18是变形例3的半导体器件的制造工序中的主要部分剖面图。图19是接着图18的半导体器件的制造工序中的主要部分剖面图。(符号说明)1：半导体基板；2P：p型阱；2N：n型阱；3：元件分离槽；3a：元件分离膜；4、6、8：层间绝缘膜；5：第1层Cu布线；5a：绝缘膜；7：第2层Cu布线；9：第3层Al布线；10：表面保护膜；10a：开口；11、16：保护膜；11a：开口；12：金属势垒膜；13：抗蚀膜；14、15：镀敷膜；17：绝缘膜；17a、17b、17t：开口；18：焊料珠；19：预焊料(Pre-solder)；BE1、BE2：凸块电极；CHP：半导体芯片；CL：芯层；DBE1、DBE2：虚设凸块电极；LND：焊接区；p1、p2、p3：插销；PA：焊盘电极；Qn：n沟道型MIS晶体管；Qp：p沟道型MIS晶体管；RM：重布线；SA：半导体器件；SB：基板用焊料珠；SR1、SR2：阻焊膜；TA：端子；UF：密封材料(底填胶)；WL1、WL2、WL3：布线。具体实施方式在以下的实施方式中，为便于说明，在需要时分成多个部分或者实施方式来进行说明，但除了特别明示的情况以外，它们并非相互无关，一方为另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明确地限定于特定的数量的情况等以外，不限于该特定的数量，既可以是特定的数量以上也可以是特定的数量以下。而且，在以下的实施方式中，其构成要素(还包括要素步骤等)除了特别明示的情况以及原理上明确地认为必须的情况等以外，当然也可以并非是必须的。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上明确地认为并非如此的情况等以外，包括实质上与其形状等近似或者类似的情况等。这对于上述数值以及范围也是同样的。另外，在用于说明实施方式的全部附图中，对同一部件原则上附加同一符号，省略其重复的说明。此外，为了使附图易于理解，即便是平面图，也有时附加阴影。(实施方式)<半导体器件的构造>图1是本实施方式中的半导体器件的上表面图。图2是本实施方式中的半导体器件的侧面图。图3是本实施方式中的半导体器件的下表面图。图4是本实施方式中的半导体器件的部分剖面图。图5是本实施方式的半导体芯片的平面图。图6是图5的A部的放大平面图。图7是图6的沿着A-A线的剖面图。如图1所示，本实施方式中的半导体器件SA具有矩形(例如正方形)的布线基板WB，在该布线基板WB的中央部隔着密封材料(底填胶)UF而搭载了矩形(例如长方形)的半导体芯片CHP。如图1所示，半导体芯片CHP的尺寸比布线基板WB的尺寸更小。接下来，如图2所示，本实施方式中的半导体器件SA具有布线基板WB，在该布线基板WB的背面(下表面)形成有多个基板用焊料珠SB。另一方面，在布线基板WB的表面(主面、上表面)搭载有半导体芯片CHP，在该半导体芯片CHP中形成有多个凸块电极BE2。该凸块电极BE2的高度是例如40μm～200μm程度。另外，通过这些凸块电极BE2来电连接半导体芯片CHP和布线基板WB。此外，如图2所示，在由于存在凸块电极BE2而产生的半导体芯片CHP与布线基板WB之间的间隙中，填充了密封材料UF。密封材料UF与半导体芯片CHP的主面、布线基板WB的表面、以及凸块电极BE2的侧面(表面)接触。接下来，如图3所示，在布线基板WB的背面，阵列状地配置有多个基板用焊料珠SB。在图3中，示出了例如沿着布线基板WB的外周部(外缘部)而以4列来配置了基板用焊料珠SB的例子。这些基板用焊料珠SB作为用于将半导体器件SA与外部设备连接的外部连接端子而发挥功能。即，例如在以母板(Motherboard)为代表的电路基板上搭载半导体器件SA时使用基板用焊料珠SB。图4是本实施方式中的半导体器件SA的部分剖面图。布线基板WB为多层布线构造，但在图4中，关于芯层CL、以及芯层CL的表面侧的布线W本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：半导体基板；导体层，形成在所述半导体基板上；第1绝缘膜，形成在所述导体层上，覆盖所述导体层；第2绝缘膜，形成在所述第1绝缘膜上，具有使所述导体层的表面的一部分露出的开口；凸块电极，与所述导体层接触，包括位于所述开口内的第1部分以及位于所述开口上且从所述第2绝缘膜露出的第2部分；端子，与所述凸块电极连接，形成于布线基板的表面；以及密封材料，填埋所述半导体基板与所述布线基板之间。

【技术特征摘要】
2015.09.30 JP 2015-1931171.一种半导体器件，其特征在于，具有：半导体基板；导体层，形成在所述半导体基板上；第1绝缘膜，形成在所述导体层上，覆盖所述导体层；第2绝缘膜，形成在所述第1绝缘膜上，具有使所述导体层的表面的一部分露出的开口；凸块电极，与所述导体层接触，包括位于所述开口内的第1部分以及位于所述开口上且从所述第2绝缘膜露出的第2部分；端子，与所述凸块电极连接，形成于布线基板的表面；以及密封材料，填埋所述半导体基板与所述布线基板之间。2.根据权利要求1所述的半导体器件，其特征在于，所述第1部分的高度比所述第2部分的高度高。3.根据权利要求1所述的半导体器件，其特征在于，所述第1部分的宽度比所述第2部分的宽度窄。4.根据权利要求1所述的半导体器件，其特征在于，第2绝缘膜覆盖所述凸块电极的所述第1部分的周围。5.根据权利要求4所述的半导体器件，其特征在于，所述第2绝缘膜的膜厚比所述第1绝缘膜的膜厚厚。6.根据权利要求4所述的半导体器件，其特征在于，在将所述凸块电极的所述第1部分的周围进行覆盖的...

【专利技术属性】
技术研发人员：矢岛明，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP