内存模组及应用该内存模组的电子装置制造方法及图纸

一种内存模组及应用该内存模组的电子装置，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。该电子装置的内存模组的存储容量大、内存条上存储芯片的数量少，大大缩减了内存模组的成本及体积。

【技术实现步骤摘要】

本专利技术涉及一种内存模组及应用该内存模组的电子装置。
技术介绍
随着电子信息技术的不断发展，双倍资料速率内存条DDR（DoubleDataRate）已成为现在的主流内存规范，普遍受到各大芯片组厂商的主流产品的支持。目前DDR运行频率主要有100MHz、133MHz、166MHz三种，由于DDR内存具有双倍速率传输数据的特性，因此在DDR内存的标识上采用了工作频率×2的方法，也就是DDR2、DDR3和DDR4。目前，内存条DDR3及DDR4已广泛应用于电脑主板上，每个内存条上设置有若干内存芯片，然而，电脑的内存条上的存储芯片通常是单晶元芯片，即内存条上每颗存储芯片内只封装有一个晶元芯片。通常，单颗存储芯片的存储容量最大只能达到16G，若想实现更大存储容量，就要增加存储芯片的个数。如图1及图2所示，为现有技术中的电子装置的内存线路板10与存储芯片的连接示意图，其中，内存线路板10包括16个存储芯片U0-U15，为了扩展存储容量，每两个存储芯片做为一组存储单元，每一颗存储芯片包括三个控制端A、B、C及若干数据端D0~D10。以第一组存储单元的存储芯片D0及D8为例，存储芯片D0的三个控制端A、B、C分别对应连接主板上的第一时钟控制端CK0、第一数据控制端CS0及第一开关控制端COT0，存储芯片D8的三个控制端A、B、C分别对应连接主板上的第二时钟控制端CK1、第二数据控制端CS1及第二开关控制端COT1。同时，存储芯片D0及D8的数据端彼此对应相连，并与电脑主板上的一组数据接口DQ0~DQ10对应相连，以使存储芯片与内存线路板10的一组数据接口实现数据传输。后续每组存储单元的存储芯片均与前一组存储单元的存储芯片相连，从而通过存储芯片D0及D8与内存线路板10上的相应控制端相连。如此，若想扩充内存条的存储容量，就需要相应增加每一存储单元的存储芯片的数量，从而不但会增加内存条的成本，还会增大内存条的尺寸及重量。
技术实现思路
鉴于上述内容，有必要提供一种能提升电脑存储容量、体积小且成本低的内存模组及应用该内存模组的电子装置。一种电子装置，包括一内存模组，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。优选的，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。优选的，所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。优选的，所述第一晶元与第二晶元堆叠设置。优选的，所述电子装置为一电脑。一种内存模组，包括电路板及若干存储芯片，其中，所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。优选的，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。优选的，所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。优选的，所述第一晶元与第二晶元堆叠设置。优选的，所述第一晶元与第二晶元并排设置于所述线路板上。相较现有技术，所述电子装置的内存模组的存储芯片内部包括两个晶元，不但可以提升内存模组的存储容量，还能节省内存模组上存储芯片的数量，从而缩减了内存模组的成本及体积，使电子装置的向着轻、小的方向发展。附图说明下面参照附图结合具体实施方式对本专利技术作进一步详细描述：图本文档来自技高网...

【技术保护点】
一种电子装置，包括一内存模组，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。

【技术特征摘要】
1.一种电子装置，包括一内存模组，该内存模组包括电路板及若干存储芯片，其特征在于：所述每一存储芯片包括一线路板、位于线路板上的第一晶元、与第一晶元电连接的第二晶元及收容所述第一及第二晶元并与线路板组接的封装外壳，所述每一存储芯片包括若干信号端及数据端，所述每一存储芯片的第一晶元及第二晶元通过相应的信号端及数据端与所述电路板电连接。2.如权利要求1所述的电子装置，其特征在于：所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述存储芯片的若干数据端与所述第一及第二晶元均电连接，所述第一信号端与电路板的第一时钟控制端相连，第二信号端与电路板的第二时钟控制端相连，第三信号端与电路板上的第一时钟传输端相连，第四信号端与电路板的第二时钟传输端相连，第五信号端与电路板的第一开关控制端相连，第六信号端与电路板的第二开关控制端相连，第七信号端与电路板的第一数据控制端相连，第八信号端与电路板上的第二数据控制端相连，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。3.如权利要求1所述的电子装置，其特征在于：所述内存模组包括第一至第八存储芯片，所述每一存储芯片包括第一至第八信号端及若干数据端，所述存储芯片的第一至第四信号端与该存储芯片的第一晶元电连接，所述存储芯片的第五至第八信号端与该存储芯片的第二晶元电连接，所述第一及第五存储芯片的第一信号端与电路板的第一时钟控制端相连，所述第一及第五存储芯片的第二信号端与电路板的第二时钟控制端相连，所述第一及第五存储芯片的第三信号端与电路板上的第一时钟传输端相连，所述第一及第五存储芯片的第四信号端与电路板的第二时钟传输端相连，所述第一及第五存储芯片的第五信号端与电路板的第一开关控制端相连，所述第一及第五存储芯片的第六信号端与电路板的第二开关控制端相连，所述第一及第五存储芯片的第七信号端与电路板的第一数据控制端相连，所述第一及第五存储芯片的第八信号端与电路板上的第二数据控制端相连，所述第二至第四存储芯片依次与第一存储芯片电连接，以通过第一芯片与电路板的相应控制端及传输端电连接，所述第六至第八存储芯片依次与第五存储芯片电连接，以通过第五芯片与电路板的相应控制端及传输端电连接，每一存储芯片的数据端与电脑电路板的相应组的数据接口对应相连。4.如权利要求1所述的电子装置，其特征在于：所述第一晶元与第二晶元堆叠设置。5.如权利要求1所述的电子装置，其特征在于：所述电子装置为一电脑。...

【专利技术属性】
技术研发人员：陈任佳，刘现亭，
申请(专利权)人：深圳市嘉合劲威电子科技有限公司，
类型：发明
国别省市：广东;44