半导体结构及其形成方法技术

一种半导体结构及其形成方法，半导体结构的形成方法包括：提供表面具有伪鳍部的衬底；在衬底表面形成初始隔离层，初始隔离层的表面高于或齐平于伪鳍部的顶部表面；去除伪鳍部，在初始隔离层内形成鳍部沟槽，鳍部沟槽底部暴露出衬底表面；在鳍部沟槽内形成第一鳍部层，第一鳍部层内掺杂有防穿通离子，第一鳍部层位于衬底表面，且第一鳍部层的顶部表面低于初始隔离层表面；在鳍部沟槽内形成第二鳍部层，第二鳍部层位于第一鳍部层的顶部表面；在形成第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，隔离层表面低于第二鳍部层的顶部表面。所述半导体结构能够抑制鳍部内的防穿通离子扩散，改善鳍式场效应晶体管的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。然而，随着半导体器件尺寸缩小、集成度提高，鳍式场效应晶体管的特征尺寸也相应缩小，使得鳍式场效应晶体管的性能不良。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，抑制鳍部内的防穿通离子的扩散，改善鳍式场效应晶体管的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有伪鳍部；在所述衬底表面形成初始隔离层，所述初始隔离层的表面高于或齐平于所述伪鳍部的顶部表面；去除所述伪鳍部，在所述初始隔离层内形成鳍部沟槽，所述鳍部沟槽底部暴露出所述衬底表面；在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。可选的，所述伪鳍部的顶部表面还具有掩膜层。可选的，所述衬底和伪鳍部的形成步骤包括：提供基底；在所述基底部分表面形成掩膜层，所述掩膜层覆盖需要形成伪鳍部的对应区域；以所述掩膜层为掩膜，刻蚀所述基底，在所述基底内形成凹槽，相邻凹槽之间的基底形成伪鳍部，所述伪鳍部和凹槽底部的基底形成衬底。可选的，在刻蚀所述基底之前，采用离子注入工艺在所述基底内形成阱区，所述阱区内具有掺杂离子。可选的，当所述阱区内的掺杂离子为P型离子时，所述第一鳍部层内的掺杂离子为P型离子；当所述阱区内的掺杂离子为N型离子时，所述第一鳍部层内的掺杂离子为N型离子。可选的，所述初始隔离层的表面与所述掩膜层的顶部表面齐平。可选的，去除所述伪鳍部的工艺为各向同性的湿法刻蚀工艺、各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺。可选的，所述第一鳍部层采用选择性外延沉积工艺形成。可选的，所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层内。可选的，所述防穿通离子为P型离子或N型离子。可选的，所述防穿通离子为P型离子，所述第二鳍部层的材料为InGaAs、InGaP或InP。可选的，所述防穿通离子为N型离子，所述第二鳍部层的材料为SiGe。可选的，所述衬底包括第一区域和第二区域；所述伪鳍部分别位于所述衬底的第一区域和第二区域表面；所述第一区域和第二区域的衬底内分别具有阱区。可选的，所述第一区域的阱区内掺杂有P型离子；所述第二区域的阱区内掺杂有N型离子。可选的，位于所述第一区域的第一鳍部层内掺杂有P型离子；位于所述第二区域的第一鳍部层内掺杂有N型离子。可选的，还包括：形成横跨所述第二鳍部层的栅极结构，所述栅极结构位于部分隔离层表面、以及部分第二鳍部层的侧壁和顶部表面，所述栅极结构包括栅极层；在所述栅极结构两侧的第二鳍部层内形成源区或漏区。可选的，所述源区或漏区包括：位于第二鳍部层内的应力层，所述应力层内具有掺杂离子，所述应力层内的掺杂离子类型与第一鳍部层内的掺杂离子类型不同。可选的，所述应力层内掺杂有P型离子，所述应力层的材料为硅锗；所述应力层内掺杂有N型离子，所述应力层的材料为硅或碳化硅。可选的，还包括：在形成所述源区或漏区之后，在所述隔离层和第二鳍部层表面形成介质层，所述介质层覆盖所述栅极结构的侧壁表面，所述介质层暴露出所述栅极层；去除所述栅极层，在所述介质层内形成栅极开口；在所述栅极开口的内壁表面形成高k栅介质层；在所述高k栅介质层表面形成填充满所述栅极开口的金属栅。相应的，本专利技术还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底；位于衬底表面的隔离层，所述隔离层内具有暴露出衬底表面的鳍部沟槽；位于所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面；位于所述第一鳍部层的顶部表面的第二鳍部层，所述隔离层表面低于所述第二鳍部层的顶部表面。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的形成方法中，在衬底表面形成表面高于或齐平于伪鳍部顶部的初始隔离层之后，去除所述伪鳍部，以在所述初始隔离层内暴露出衬底表面的鳍部沟槽，所述鳍部沟槽用于形成第一鳍部层和第二鳍部层。由于通过去除伪鳍部以在隔离层内形成鳍部沟槽，使得所述鳍部沟槽的形貌与伪鳍部一致，则所述鳍部沟槽的形貌更适于形成后续的第一鳍部层和第二鳍部层，能够使第一鳍部层和第二鳍部层与所述伪鳍部的形貌一致，所述第一鳍部层和第二鳍部层的尺寸精确易控。而且，所述第一鳍部层和第二鳍部层构成位于衬底表面的鳍部；由于在衬底表面形成的第一鳍部层内即掺杂有防穿通离子，从而能够避免后续通过离子注入工艺在鳍部内掺杂防穿通离子，能够防止所形成的第一鳍部层和第二鳍部层内受到离子注入工艺的损伤，有利于防止防穿通离子向第二鳍部层顶部扩散。而且，在第一鳍部层表面形成第二鳍部层，第二鳍部层用于形成沟道区，通过对第二鳍部层的材料进行选择，能够形成适合的沟道区以提高载流子迁移率。因此，以所形成的半导体结构形成鳍式场效应晶体管时，所形成的鳍式场效应晶体管的性能稳定、可靠性提高。进一步，所述第一鳍部层采用选择性外延沉积工艺形成；且所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层内。所述防穿通离子通过原位掺杂工艺进行掺杂，所述防穿通离子在所述第一鳍部层内的分布稳定，所述防穿通离子不易向后续形成的第二鳍部层内扩散。进一步，所述防穿通离子为P型离子，所述第二鳍部层的材料为InGaAs、InGaP或InP。所述防穿通离子为P型离子时，后续在第二鳍部层内形成的源区或漏区内掺杂N型离子，所形成的鳍式场效应晶体管为NMOS晶体管；则第二鳍部层的材料为InGaAs、InGaP或InP时，有利于提高电子的迁移率，使得所形成的NMOS晶体管性能提高。进一步，所述防穿通离子为N型离子，所述第二鳍部层的材料为SiGe。所述防穿通离子为P型离子时，后续在第二鳍部层内形成的源区或漏区内掺杂N型离子，所形成的鳍式场效应晶体管为PMOS晶体管；则第二鳍部层的材料为SiGe时，有利于提高电子的迁移率，使得所形成的PMOS晶体管性能提高。本专利技术的半导体结构中，所述第一鳍部层和第二鳍部层构成位于衬底表面的鳍部。由于所述衬底表面的第一鳍部层内掺杂有防穿通离子，所述防止防穿通离子不易向第二鳍部层顶部扩散。而且，所述第一鳍部层表面具有第二鳍部层，所述第二鳍部层用于作为沟道区，因此本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底表面具有伪鳍部；在所述衬底表面形成初始隔离层，所述初始隔离层的表面高于或齐平于所述伪鳍部的顶部表面；去除所述伪鳍部，在所述初始隔离层内形成鳍部沟槽，所述鳍部沟槽底部暴露出所述衬底表面；在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底表面具有伪鳍部；在所述衬底表面形成初始隔离层，所述初始隔离层的表面高于或齐平于所述伪鳍部的顶部表面；去除所述伪鳍部，在所述初始隔离层内形成鳍部沟槽，所述鳍部沟槽底部暴露出所述衬底表面；在所述鳍部沟槽内形成第一鳍部层，所述第一鳍部层内掺杂有防穿通离子，所述第一鳍部层位于所述衬底表面，且所述第一鳍部层的顶部表面低于所述初始隔离层表面；在所述鳍部沟槽内形成第二鳍部层，所述第二鳍部层位于所述第一鳍部层的顶部表面；在形成所述第二鳍部层之后，去除部分初始隔离层，暴露出部分第二鳍部层侧壁，形成隔离层，所述隔离层表面低于所述第二鳍部层的顶部表面。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪鳍部的顶部表面还具有掩膜层。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述衬底和伪鳍部的形成步骤包括：提供基底；在所述基底部分表面形成掩膜层，所述掩膜层覆盖需要形成伪鳍部的对应区域；以所述掩膜层为掩膜，刻蚀所述基底，在所述基底内形成凹槽，相邻凹槽之间的基底形成伪鳍部，所述伪鳍部和凹槽底部的基底形成衬底。4.如权利要求3所述的半导体结构的形成方法，其特征在于，在刻蚀所述基底之前，采用离子注入工艺在所述基底内形成阱区，所述阱区内具有掺杂离子。5.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述阱区内的掺杂离子为P型离子时，所述第一鳍部层内的掺杂离子为P型离子；当所述阱区内的掺杂离子为N型离子时，所述第一鳍部层内的掺杂离子为N型离子。6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述初始隔离层的表面与所述掩膜层的顶部表面齐平。7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪鳍部的工艺为各向同性的湿法刻蚀工艺、各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部层采用选择性外延沉积工艺形成。9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述防穿通离子通过原位掺杂工艺掺杂入所述第一鳍部层内。10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述防穿通离子为P型离子或N型离子。11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31