射频干扰抑制电路制造技术

技术编号:15054118 阅读:152 留言:0更新日期:2017-04-06 00:18
一种射频干扰抑制电路,包含:参考地端、主功率电路、驱动电路以及阻抗单元。主功率电路包含第一开关。第一开关包含控制端、第一端以及第二端。第一开关的第二端与参考地端之间具有最小阻抗。驱动电路电性耦接于第一开关的控制端及第二端。阻抗单元设置于第一开关的第二端与参考地端之间,以增加高频差模回路中的阻抗值,降低高频差模返回路径阻抗产生的高频压降。第一开关于控制端接收来自驱动电路的驱动信号,并据以在第一端及第二端间导通及关断,以使主功率电路通过第一开关的导通及关断将第一功率信号转换为第二功率信号。

【技术实现步骤摘要】

本专利技术是有关于一种射频干扰抑制技术,且特别是有关于一种射频干扰抑制电路
技术介绍
随着现代科学技术的发展,电子设备的数量和种类不断增加,不但使电能消耗量增大,不必要的电磁能量也随之增大。这些能量会影响其他设备或系统的正常工作。在这种复杂的电磁环境中,如何减少彼此间的电磁干扰,使各种设备和系统正常工作,是一个待解决的问题。而新形功率场控器件的实用化与高频化,使电力电子装置进入高频、高功率密度、高效率的时代。在这些电力电子装置的换流过程中将产生较大的电流或电压脉冲,并会引发严重的电磁干扰。这些干扰经近场和远场耦合形成射频干扰,严重影响电磁环境和电源系统。射频干扰(RadioFrequencyInterference;RFI)的传递和发射主要由以下几部分组成:差模干扰源、噪声传递及耦合路径及天线等。差模干扰源主要是指由电子设备内部的半导体器件在开通和关断过程中引起的电流和电压的突变,这些突变的电流和电压信号就是原始的差模干扰源。结合传递路径,主要有以下的电流驱动型机制。请参照图17。图17为差模回路等效发射模型的示意图。首先,电流型激励机制是指:干扰信号首先由差模干扰源V_dm产生,经过包括阻抗L_signal、L_return及R的差模回路,在差模返回路径的寄生阻抗L_return上产生共模干扰信号V_cm,此高频电压信号作为激励源,处于输入输出线路之间,通过输入输出线路和大地之间的寄生电容C_ant等回路,在输入输出线路上形成共模电流I_cm。此时,线路已形成有效的偶极子发射天线,电子设备通过它对外产生射频干扰发射。式(1)I_cm~-ω2·Cant·L_return·V_dm/R式(2)由(式1)及(式2)可知,电流型激励机制的共模电流主要与电子设备内部差模电流返回路径的阻抗成正比,与差模干扰源的频率的平方和幅值成正比。因此,如何设计一个新的射频干扰抑制电路,以达到射频干扰抑制的功效,乃为业界亟待解决的问题。
技术实现思路
本专利技术的目的在于提供一种射频干扰抑制电路,包含:参考地端、主功率电路、至少一驱动电路以及至少一阻抗单元。主功率电路包含至少一第一开关,第一开关包含控制端、第一端以及第二端,其中,第一开关的第二端与参考地端之间具有最小阻抗。驱动电路电性耦接于第一开关的控制端及第二端。阻抗单元设置于第一开关的第二端与参考地端之间,其中,射频干扰抑制电路通过阻抗单元来增加高频差模回路中的阻抗值,以降低高频差模返回路径寄生阻抗产生的高频压降。其中,第一开关于控制端接收来自驱动电路的驱动信号,并据以在第一端及第二端间导通及关断,以使主功率电路通过第一开关的导通及关断将第一功率信号转换为第二功率信号。应用本专利技术之优点在于,通过设置阻抗单元于第一开关的第二端与参考地端之间,可在不影响驱动速度并保持器件的低损耗特性下,在高频差模回路中增加了阻抗环节,降低了高频差模返回路径阻抗上产生的高频压降,而轻易地达到上述之目的。附图说明图1A为本专利技术的一实施例中,一种射频干扰抑制电路的电路图;图1B为本专利技术的一实施例中,射频干扰抑制电路更详细的电路图;图1C为本专利技术一实施例中,图1A的第一开关、驱动电路、参考地端与高频差模回路的示意图;图2为本专利技术一实施例中,射频干扰的频率响应示意图;图3A-3E分别为本专利技术不同的实施例中,阻抗单元的详细电路图;图4A-4H分别为本专利技术不同的实施例中,第一开关、驱动电路及以及阻抗单元的示意图;图5A-5D分别为本专利技术不同的实施例中,第一开关、驱动电路、阻抗单元以及电容支路的示意图;图6A-6C分别为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图7A-7E分别为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图8A-8B分别为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图9A-9B分别为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图10A-10B分别为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图11分别为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图12为一种原副边隔离型的主功率电路的电路图;图13为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图14为本专利技术一实施例中,一种射频干扰抑制电路的电路图;图15A-15B分别为本专利技术一实施例中,射频干扰的频率响应示意图;图16分别为本专利技术一实施例中,射频干扰的频率响应示意图;以及图17为差模回路等效发射模型的示意图。其中,附图标记说明如下:1:射频干扰抑制电路10:主功率电路100:第一开关102:第二开关12:驱动电路14:阻抗单元16:路径4:封装结构40:阻抗单元42:参考地引脚50A-50C:电容支路6:射频干扰抑制电路60A-60F:电容支路7:射频干扰抑制电路700、704、708:上半桥702、706、710:下半桥720:阻抗单元74A-74B、76A-76B:电容支路8:射频干扰抑制电路800:阻抗单元80A-80D:电容支路90A-90D:电容支路9:射频干扰抑制电路1000:射频干扰抑制电路900:阻抗单元1004A-1004D:电容支路1002:阻抗单元1100:射频干扰抑制电路1006A-1006D:电容支路1104A-1104D:电容支路1102:阻抗单元1202:副边整流回路1200:原边差模回路1206:副边输出线路1204:原边输入线路1302A-1302C:电容支路1300:射频干扰抑制电路1402A-1402C:电容支路1400:射频干扰抑制电路具体实施方式请参照图1A。图1A为本专利技术的一实施例中,一种射频干扰抑制电路1的电路图。图1B为本专利技术的一实施例中,射频干扰抑制电路1更详细的电路图。射频干扰抑制电路1包含:主功率电路10、驱动电路12、参考地端GND以及阻抗单元14。主功率电路10可为非隔离型变换电路或隔离型变换电路。图1B所示的主功率电路10为范例性绘示的升压式变换电路(BoostConverter),是一种非隔离型变换电路。然而,本专利技术的主功率电路10的实施态样并不为此所限。主功率电路10包含至少一第一开关。在图1A中,仅范例性绘示一个第一开关100。于其他实施例中,主功率电路10可包含多个第一开关。第一开关100包含控制端G、第一端D以及第二端S。于一实施例中,第一开关100可以例如图1B中所绘示的金属氧化物半导体场效应晶体管(SemiconductorField-EffectTransistor;MOSFET)实现,且其控制端G为栅极(gate),第一端D为漏极(drain),第二端S为源极(source)。于其他实施例中,第一开关100可由绝缘栅双极型晶体管(InsulatedGateBipolarTransistor;IGBT)或双载子接面晶体管(BipolarJunctionTransistor;BJT)实现。此时,第一开关100包含的控制端、第一端以及第二端将分别为绝缘栅双极晶体管或双载子接面晶体管的基极(base)、集电极(collector)与发射极(emitter)。下文以金属氧化物半导体场效应晶体管为例进行说明。驱动电路12对应第一开关100,电性耦接于第一开关100的控制端G及第二端S。于一实施例中,驱动电路12可对应第一本文档来自技高网
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【技术保护点】
一种射频干扰抑制电路,其特征在于,包含:一参考地端;一主功率电路,包含至少一第一开关,该第一开关包含一控制端、一第一端以及一第二端,其中,该第一开关的该第二端与该参考地端之间具有最小阻抗;至少一驱动电路,电性耦接于该第一开关的该控制端及该第二端;以及至少一阻抗单元,设置于该第一开关的该第二端与该参考地端之间,其中,该射频干扰抑制电路通过该阻抗单元来增加一高频差模回路中的阻抗值,以降低高频差模返回路径寄生阻抗产生的高频压降;其中,该第一开关于该控制端接收来自该驱动电路的一驱动信号,并据以在该第一端及该第二端间导通及关断,以使该主功率电路通过该第一开关的导通及关断将一第一功率信号转换为一第二功率信号。

【技术特征摘要】
1.一种射频干扰抑制电路,其特征在于,包含:一参考地端;一主功率电路,包含至少一第一开关,该第一开关包含一控制端、一第一端以及一第二端,其中,该第一开关的该第二端与该参考地端之间具有最小阻抗;至少一驱动电路,电性耦接于该第一开关的该控制端及该第二端;以及至少一阻抗单元,设置于该第一开关的该第二端与该参考地端之间,其中,该射频干扰抑制电路通过该阻抗单元来增加一高频差模回路中的阻抗值,以降低高频差模返回路径寄生阻抗产生的高频压降;其中,该第一开关于该控制端接收来自该驱动电路的一驱动信号,并据以在该第一端及该第二端间导通及关断,以使该主功率电路通过该第一开关的导通及关断将一第一功率信号转换为一第二功率信号。2.如权利要求1所述的射频干扰抑制电路,该射频干扰抑制电路包括多个该阻抗单元,该主功率电路还包括一第二开关,其具有一控制端、一第一端和一第二端,多个该阻抗单元其中之一还电性耦接至该第二开关的该第一端及/或该第二端。3.如权利要求1或2所述的射频干扰抑制电路,其中该第一开关或该第二开关为一绝缘栅双极型晶体管、一双载子接面晶体管或一金属氧化物半导体场效应晶体管,其中该控制端、该第一端及该第二端分别为该绝缘栅双极型晶体管或该双载子晶体管的一基极、一集电极与一发射极,或该金属氧化物半导体场效应管的一栅极、一漏极与一源极。4.如权利要求1所述的射频干扰抑制电路,其中在30兆赫~1000兆赫的辐射频段时,该阻抗单元具有不小于0.6欧姆的阻抗值。5.如权利要求1所述的射频干扰抑制电路,其中该阻抗单元包含多个阻抗元件,其中所述多个阻抗元件包含一阻性元件、一感性元件、一容性元件或其排列组合。6.如权利要求1或2所述的射频干扰抑制电路,其中该第一开关或该
\t第二开关设置于一封装结构中,该阻抗单元设置于该封装结构外。7.如权利要求1或2所述的射频干扰抑制电路,其中该阻抗单元与该第一开关或该第二开关形成于一封装结构中。8.如权利要求1或2所述的射频干扰抑制电路,包含多个并联的该第一开关或多个并联的该第二开关于一封装结构中。9.如权利要求1或2所述的射频干扰抑制电路,包含多个串联的该第一开关或多个串联的该第二开关于一封装结构中。1...

【专利技术属性】
技术研发人员:谢毅聪周敏吴睿周锦平
申请(专利权)人:台达电子工业股份有限公司
类型:发明
国别省市:中国台湾;71

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