包括三维阵列结构的半导体存储器件和包括其的存储系统技术方案

一种半导体存储器件可以包括第一子单元串和第二子单元串。第一子单元串可以在第一子单元串的一端耦接到公共源极线。第一子单元串可以具有第一组正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元。第二子单元串可以在第二子单元串的一端耦接到位线。第二子单元串可以具有第二组正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元之间的漏极侧中间虚设存储单元。漏极侧中间虚设存储单元的数量可以大于所述至少一个源极侧中间虚设存储单元的数量。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年9月24日提交给韩国知识产权局的韩国专利申请10-2015-0135868的优先权，其全部内容通过引用其整体合并于此。
本公开的方面涉及电子器件，更具体而言涉及包括三维阵列结构的半导体存储器件和包括该半导体存储器件的存储系统。
技术介绍
半导体存储器件是实施在半导体集成电路上的数据储存器件。半导体存储器件一般分为易失性存储器件和非易失性存储器件。易失性存储器是在电源切断时丢失储存的数据的存储器件。易失性存储器的例子包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、和同步DRAM(SDRAM)等。非易失性存储器是即使在电源切断时仍保留储存的数据的存储器件。非易失性存储器的例子包括只读取存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、阻变(RRAM)、和铁电RAM(FRAM)等。闪存一般分为NOR型闪存和NAND型闪存。
技术实现思路
实施例提供具有改善的可靠性的半导体存储器件。根据本公开的一个实施例，一种半导体存储器件可以包括：第一子单元串，延伸在管道晶体管与公共源极线之间，且在第一子单元串的一端耦接到公共源极线，第一子单元串具有第一组正常存储单元的正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元的正常存储单元之间的至少一个源极侧中间虚设存储单元；以及第二子单元串，延伸在管道晶体管与位线之间，且在第二子单元串的一端耦接到位线，第二子单元串具有第二组正常存储单元的正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元的正常存储单元之间的漏极侧中间虚设存储单元。漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。半导体存储器件还可以包括耦接第一子单元串的另一端与第二子单元串的另一端的管道晶体管。第一组正常存储单元的数量可以大于第二组正常存储单元的数量。如果第一子单元串和第二子单元串是垂直串，则第一子单元串从管道晶体管开始的高度可以等于第二子单元串从管道晶体管开始的高度。如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个可以处在与第一组正常存储单元中的至少一个相同或实质相同的高度。如果第一子单元串和第二子单元串是垂直串，则所述至少一个源极侧中间虚设存储单元可以处在与漏极侧中间虚设存储单元中的任何一个相同或实质相同的高度。第一组正常存储单元可以包括串联耦接的第一正常存储单元和串联耦接的第二正常存储单元。所述至少一个源极侧中间虚设存储单元可以串联耦接在第一正常存储单元与第二正常存储单元之间。第二组正常存储单元可以包括串联耦接的第三正常存储单元和串联耦接的第四正常存储单元。漏极侧中间虚设存储单元可以串联耦接在第三正常存储单元与第四正常存储单元之间。第一正常存储单元可以耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间。第二正常存储单元可以耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间。如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个可以处在与第一正常存储单元中的至少一个相同或实质相同的高度。第一正常存储单元可以耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间。第二正常存储单元可以耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间。如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个可以处在与第二正常存储单元中的至少一个相同或实质相同的高度。第一子单元串还可以包括耦接到公共源极线的源极选择晶体管以及耦接在源极选择晶体管与第一组正常存储单元之间的源极侧虚设存储单元。第二子单元串还可以包括耦接到位线的漏极选择晶体管以及耦接在漏极选择晶体管与第二组正常存储单元之间的漏极侧虚设存储单元。源极侧虚设存储单元的数量可以小于漏极侧虚设存储单元的数量。漏极选择晶体管的数量可以大于源极选择晶体管的数量。源极侧虚设存储单元的数量可以比漏极侧虚设存储单元的数量小预定值。漏极选择晶体管的数量可以比源极选择晶体管的数量大所述预定值。第一组正常存储单元的数量可以比第二组正常存储单元的数量大出以下差值相加所得的值：漏极侧虚设存储单元的数量与源极侧虚设存储单元的数量之间的差值，漏极选择晶体管的数量与源极选择晶体管的数量之间的差值，以及漏极侧中间虚设存储单元的数量与所述至少一个源极侧中间虚设存储单元的数量之间的差值。源极选择晶体管的数量、源极侧虚设存储单元的数量、第一组正常存储单元的数量以及源极侧中间虚设存储单元的数量之和可以等于漏极选择晶体管的数量、漏极侧虚设存储单元的数量、第二组正常存储单元的数量以及漏极侧中间虚设存储单元的数量之和。根据本公开的一个实施例，一种存储系统包括控制器和半导体存储器件。控制器可以经由多个信道提供控制信号。半导体存储器件可以包括第一子单元串和第二子单元串。第一子单元串可以耦接到公共源极线且可以具有第一组正常存储单元和耦接在公共源极线与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元。第二子单元串可以耦接到位线且可以具有第二组正常存储单元和耦接在位线与第二组正常存储单元之间的漏极侧中间虚设存储单元。漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。附图说明图1是说明半导体存储器件的一个例子的图。图2是说明图1的存储单元阵列的一个实施例的例子的图。图3是说明图2的存储块的一个例子的图。图4是说明图3的单元串的例子的图。图5是说明在半导体存储器件的编程操作中施加给与选中的存储块耦接的行线的电压的例子的表。图6是说明当第一子单元串的正常字线中的任何一个在编程操作中被选中时未选中的单元串的沟道层的电势的例子的图。图7是说明当第二子单元串的正常字线中的任何一个在编程操作中被选中时未选中的单元串的沟道层的电势的例子的图。图8是说明包括图1的半导体存储器件的存储系统的例子的图。图9是说明图8的存储系统的应用实例的图。图10是说明包括图9所示的存储系统的计算系统的例子的图。具体实施方式现在将参照附图在下文更加全面地描述示例性实施例；然而，它们可以用不同的形式来实施且不应理解为局限于本文所列的实施例。确切地说，提供这些实施例，使得本公开将会充分和完整，且将会向本领域技术人员全面地传达示例性实施例的范围。在附图中，为了便于图示清楚，会对尺寸进行放大。将理解，当提及一个元件在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。在整个说明书中，相同的附图标记表示相同的元件。在以下详细描述中，只是出于举例说明的目的而仅仅示出和描述了本公开的特定示例性实施例。如本领域技术人员将会意识到的，在不脱离本公开的精神或范围的前提下，描述的实施例可以用各种不同的方式来修改。因此，附图和说明将视为本质上说明性的而非限制性的。在整个说明书中，当提及一个元件“连接”或“耦接”到另一个元件，它可以直接连接或耦接到另一个元件，或者间接连接或耦接到另一个元件而一个或更多个中间元件介于其间。此外，当提及一个元件“包括”一部件时，这表示该元件还可以包括另一部件，而并非排除另一部件，除非存在本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：第一子单元串，第一子单元串在第一子单元串的一端耦接到公共源极线，第一子单元串具有第一组正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元；以及第二子单元串，第二子单元串在第二子单元串的一端耦接到位线，第二子单元串具有第二组正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元之间的漏极侧中间虚设存储单元，其中，漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。

【技术特征摘要】
2015.09.24 KR 10-2015-01358681.一种半导体存储器件，包括：第一子单元串，第一子单元串在第一子单元串的一端耦接到公共源极线，第一子单元串具有第一组正常存储单元和耦接在第一子单元串的所述一端与第一组正常存储单元之间的至少一个源极侧中间虚设存储单元；以及第二子单元串，第二子单元串在第二子单元串的一端耦接到位线，第二子单元串具有第二组正常存储单元和耦接在第二子单元串的所述一端与第二组正常存储单元之间的漏极侧中间虚设存储单元，其中，漏极侧中间虚设存储单元的数量大于所述至少一个源极侧中间虚设存储单元的数量。2.根据权利要求1所述的半导体存储器件，还包括管道晶体管，所述管道晶体管耦接第一子单元串的另一端与第二子单元串的另一端。3.根据权利要求2所述的半导体存储器件，其中，如果第一子单元串和第二子单元串是垂直串，则第一子单元串从管道晶体管开始的高度等于第二子单元串从管道晶体管开始的高度。4.根据权利要求1所述的半导体存储器件，其中，第一组正常存储单元的数量大于第二组正常存储单元的数量。5.根据权利要求1所述的半导体存储器件，其中，如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个处在与第一组正常存储单元中的至少一个相同或实质相同的高度。6.根据权利要求1所述的半导体存储器件，其中，如果第一子单元串和第二子单元串是垂直串，则所述至少一个源极侧中间虚设存储单元处在与漏极侧中间虚设存储单元中的任何一个相同或实质相同的高度。7.根据权利要求1所述的半导体存储器件，其中：第一组正常存储单元包括串联耦接的第一正常存储单元和串联耦接的第二正常存储单元；所述至少一个源极侧中间虚设存储单元串联耦接在第一正常存储单元与第二正常存储单元之间；第二组正常存储单元包括串联耦接的第三正常存储单元和串联耦接的第四正常存储单元；以及漏极侧中间虚设存储单元串联耦接在第三正常存储单元与第四正常存储单元之间。8.根据权利要求7所述的半导体存储器件，其中：第一正常存储单元耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间；第二正常存储单元耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间；如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个处在与第一正常存储单元中的至少一个相同或实质相同的高度。9.根据权利要求7所述的半导体存储器件，其中：第一正常存储单元耦接在公共源极线与所述至少一个源极侧中间虚设存储单元之间；第二正常存储单元耦接在管道晶体管与所述至少一个源极侧中间虚设存储单元之间；以及如果第一子单元串和第二子单元串是垂直串，则漏极侧中间虚设存储单元中的至少一个处在与第二正常存储单元中的至少一个相同或实质相同的高度。10.根据权利要求1所述的半导体存储器件，其中：第一子单元串还包括耦接到公共源极线的源极选择晶体管以及耦接在源极选择晶体管与第一组正常存储单元之间的源极侧虚设存储单元；以及第二子单元串还包括耦接到位线的漏极选择...

【专利技术属性】
技术研发人员：安正烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR