被保护抵抗闩锁的垂直导电集成电子器件和相关制造工艺制造技术

本发明专利技术涉及被保护抵抗闩锁的垂直导电集成电子器件和相关制造工艺。一种垂直导电集成电子器件，包括：半导体本体(12)；沟槽(22)，其延伸穿过半导体本体的部分并且定界半导体本体的一部分(24)，其形成具有第一导电类型的第一导电区(16)和被布置在第一导电区上面的具有第二导电类型的体区(40)；导电材料的栅极区(30)，其在沟槽内延伸；介电材料的绝缘区(39a)，其在沟槽内延伸并且被布置在栅极区与体区之间；和第二导电区(20)，其覆盖体区。第二导电区由导体形成。

【技术实现步骤摘要】

本专利技术涉及被保护抵抗所谓的“闩锁”现象的垂直导电集成电子器件；此外，本专利技术涉及相应的制造工艺。
技术介绍
如已知的，能够传导高电流并承受高电压的诸如例如MOSFET或绝缘栅双极型晶体管(IGBT)等的电子器件如今是可得到的。然而，这些器件可能会经受所谓的闩锁现象。例如，如参照IGBT1在图1中示出的，该晶体管具有寄生电路，其包括分别是PNP型和NPN型的第一寄生晶体管2和第二寄生晶体管3。另外，第一寄生晶体管2的集电极被连接至第二寄生晶体管3的基极，第二寄生晶体管3的集电极被连接至第一寄生晶体管2的基极，而第一、第二寄生晶体管2、3的发射极被分别连接至IGBT1的漏极端子和源极端子。这就是说，在闩锁的条件下，第一、第二寄生晶体管2、3形成闭合路径，在其中流动的是自持的电流，而与控制IGBT1的电压的值无关。同样，在功率MOSFET(未示出)的情况中，在闩锁的条件下，也在栅极端子被设定处于零电压时的情况中发现了电流在相应的体区内、并因此在源极与漏极之间流动，这在实践中势必造成关断MOSFET的不可能性。
技术实现思路
本专利技术的目的是提供至少部分解决已知技术的缺点的集成电子器件。根据本专利技术，分别如权利要求1和7中所限定的提供了垂直导电集成电子器件和相应的制造工艺。附图说明为了更好地理解本专利技术，现在纯粹通过非限制性示例的方式参照附图来描述其优选实施例，其中：-图1示出IGBT和相应的寄生晶体管的电路图；-图2、图21、图23和图24是本电子器件的实施例的示意性截面图(未按比例绘制)；-图3至图18是图2中示出的实施例的在制造工艺的连续步骤期间的示意性截面图(未按比例绘制)；-图19至图20是图21中示出的实施例的在制造工艺的连续步骤期间的示意性截面图(未按比例绘制)；-图22是图23中示出的实施例的在制造工艺的步骤期间的示意性截面图(未按比例绘制)。具体实施方式图2示出具有垂直电流流动的作为沟槽MOSFET的晶体管10。详细地，晶体管10包括由例如硅制成的半导体本体12，并且包括N++型的衬底14，在其上延伸的是N型的外延层16。此外，半导体本体12包括P型的区域18，这将在下文中被称作顶部半导体区18。顶部半导体区18在其与之直接接触的外延层16上延伸。存在于顶部半导体区18上且与后者直接接触的是诸如例如金属材料等的导电材料的源极区20。如先前所提到的，晶体管10包括沟槽22，其在俯视图中具有环形形状。特别地，沟槽22延伸穿过源极区20的底部部分、以及穿过顶部半导体区18和外延层16的顶部部分。结果，沟槽22未在衬底14内延伸；此外，沟槽22包围有源区24。存在于沟槽22内的是栅极区30，其在俯视图中因此具有环形形状。栅极区30由诸如例如多晶硅等的导电材料制成。此外存在于沟槽22内的是绝缘区32，其由介电材料制成并且包围栅极区30。特别地，绝缘区32包括覆盖栅极区30且由例如沉积的氧化硅(TEOS)制成的第一绝缘子区36和在侧面和下方包围栅极区30且由例如氧化硅制成的第二绝缘子区38。详细地，顶部半导体区18形成被布置在有源区24中(并因此由沟槽22包围)的体区40和被布置在沟槽22的外侧的周缘半导体区19。体区40和周缘半导体区19因此由于沟槽22的介入而相互分开。此外，在体区40下方延伸的是外延层16的一部分。更详细地，半导体本体12分别在顶部和底部处通过分别由顶部半导体区18和衬底14形成的顶表面Sa和底表面Sb被定界。又更详细地，图2示出第二绝缘子区38的第一顶部部分39a，其相对于栅极区30在侧向上布置、接触体区40并且大致上被垂直于顶表面Sa定向。第一顶部部分39a涂覆沟槽22的内侧壁并且通过分别接触i)体区40和源极区20与ii)栅极区30的第一侧表面Sc1和第二侧表面Sc2在侧向上被定界。此外，图2还示出第二绝缘子区38的第二顶部部分39b，其在一段距离处包围第二绝缘子区38的上述第一顶部部分39a并且通过分别接触i)周缘半导体区19和源极区20与ii)栅极区30的第三侧表面Sc3和第四侧表面Sc4在侧向上被定界。在实践中，第二、第四侧表面Sc2、Sc4面对栅极区30，而第一、第三侧表面Sc1、Sc3分别面对体区40和周缘半导体区19。这就是说，假定垂直于上述表面Sa和Sb定向并且从底表面Sb朝向顶表面Sa指向的参考系统，顶表面Sa延伸至比栅极区30的与第二侧表面Sc2接触地布置的一部分的高度低的高度。换言之，如果我们用h30表示栅极区30的与第二侧表面Sc2接触的一部分的最大高度，则体区40并且特别是体区40的与第一侧表面Sc1接触的一部分延伸直到低于高度h30的相应的最大高度。等同地，源极区20的接触体区40和第一侧表面Sc1的一部分在底部延伸直到低于高度h30的高度。在这方面，图2纯粹通过示例的方式示出其中栅极区30具有非均一的高度的实施例。特别地，栅极区30的高度从最靠近顶部半导体区18的周缘部分开始朝向栅极区30的中央部分减小。换言之，在截面图中栅极区30展现出尖角状轮廓，其中尖角面向下，该尖角在俯视图中被布置在栅极区30的近似中间处。然而，可能的是其中栅极区30具有例如在平行于顶表面Sa的方向上大体均一的最大高度的实施例。在实践中，在栅极区30与源极区20之间创建有侧向重叠。在使用中，外延层16形成晶体管10的漏极，而第二绝缘子区38的第一顶部部分39a起栅极氧化物的作用。结果，当栅极区30被偏置处于高于晶体管10的阈值电压的电压时，在体区40的被布置成与第一侧表面Sc1接触的一部分中，形成晶体管10的(垂直)导电沟道。栅极区30与源极区20之间的侧向重叠保证了源极被电耦合至沟道。为了实用的目的，因为源极区20由导电材料制成，所以在晶体管10中不存在NPN型的寄生晶体管，并且结果不可能发生闩锁。晶体管10可以利用在下文中所描述的制造工艺来获得。最初，如图3中所示，提供半导体本体12，其包括衬底14、外延层16和用以形成顶部半导体区18的区域18’，这将在下文中被称作初步顶部半导体区18’。形成在初步顶部半导体区18’上的是介电材料(例如，氧化硅或TEOS)的层44，这将在下文中被称作临时层44。例如，临时层44通过热氧化或通过化学沉积而形成。接下来，如图4中所示，执行光刻工艺和随后的各向异性蚀刻以便选择性地去除临时层44的一部分，用于形成临时层44中的环形形状的窗口46。接下来，如图5中所示，在随后的蚀刻中使用窗口46，使得能够实现初步顶部半导体区18’的一部分和下面的外延层16的一部分的选择性去除，以形成沟槽22。该操作势必造成在初步顶部半导体区18’内的用以形成体区40的区域40’与用以形成周缘半导体区19的区域19’的分开，区域40’和区域19’将在下文中被分别称作初步体区40’和初步周缘半导体区19’。接下来，如图6中所示，将临时层44的剩余部分去除。接下来，如图7中所示，以本身已知的方式形成的是介电材料的层50，这将在下文中被称作薄介电层50。例如，薄介电层50由氧化硅制成并且通过热氧化获得，要不然由TEOS氧化物制成、通过沉积形成。此外，薄介电层50具有例如至50nm的厚度。更详细地，薄介电层50在初步顶部本文档来自技高网...

【技术保护点】
一种垂直导电集成电子器件，包括：‑半导体本体(12)；‑沟槽(22)，其延伸穿过所述半导体本体的部分并且定界所述半导体本体的一部分(24)，半导体本体的所述一部分形成具有第一导电类型的第一导电区(16)和被布置在所述第一导电区上面的具有第二导电类型的体区(40)；‑导电材料的栅极区(30)，其在所述沟槽内延伸；‑介电材料的绝缘区(39a)，其在所述沟槽内延伸并且被布置在所述栅极区与所述体区之间；和‑第二导电区(20)，被布置在所述体区上面；并且其中所述第二导电区由导体制成。

【技术特征摘要】
2015.09.30 IT 1020150000569961.一种垂直导电集成电子器件，包括：-半导体本体(12)；-沟槽(22)，其延伸穿过所述半导体本体的部分并且定界所述半导体本体的一部分(24)，半导体本体的所述一部分形成具有第一导电类型的第一导电区(16)和被布置在所述第一导电区上面的具有第二导电类型的体区(40)；-导电材料的栅极区(30)，其在所述沟槽内延伸；-介电材料的绝缘区(39a)，其在所述沟槽内延伸并且被布置在所述栅极区与所述体区之间；和-第二导电区(20)，被布置在所述体区上面；并且其中所述第二导电区由导体制成。2.根据权利要求1所述的器件，其中所述绝缘区(39a)由接触所述体区(40)的侧表面(Sc1)定界；所述器件进一步包括：介电材料的间隔体(86)，其涂覆所述侧表面的顶部部分并且接触所述体区的周缘部分，所述间隔体进一步包围所述第二导电区(20)的被布置成与所述体区的中央部分接触的一部分。3.根据权利要求2所述的器件，其中所述体区(40)由正表面(Sa)定界，所述器件进一步包括：具有所述第二导电类型的富集区(90)，其从所述正表面开始在所述体区内延伸并且相对于所述间隔体(86)在侧向上交错，所述富集区具有高于所述体区的掺杂水平的掺杂水平。4.根据前述权利要求中的任一项所述的器件，其中所述栅极区(30)和所述第二导电区(20)至少部分地在侧向上重叠。5.根据前述权利要求中的任一项所述的器件，所述器件形成MOSFET；并且其中所述半导体本体(12)包括：-具有所述第一导电类型的底部半导体区(14，16)；和-具有所述第二导电类型的顶部半导体区(18)，其被布置成与
\t所述底部半导体区和所述第二导电区(20)接触；并且其中所述沟槽(22)延伸穿过所述顶部半导体区和所述底部半导体区的部分。6.根据权利要求1至4中的任一项所述的器件，其中所述半导体本体(12)包括：-具有所述第二导电类型的衬底(99)；-具有所述第一导电类型的底部半导体区(16)，其被布置成与所述衬底接触；和-具有所述第二导电类型的顶部半导体区(18)，其被布置成与所述底部半导体区和所述第二导电区(20)接触；并且其中所述沟槽(22)延伸穿过所述顶部半导体区和所述底部半导体区的部分。7.一种用于制造垂直导电集成电子器件的方法，包括以下步骤：-形成穿过半导体本体(12)的部分并且定界所述半导体本体的一部分(24)的沟槽(22)，半导体本体的所述一部分形成具有第一导电类型的第一导电区(14，16)和被布置在所述第一导电区上面的具有第二导电类型的体区(40)；-在所述沟槽内形成导电材料的栅极区(30)；-在所述沟槽内、在所述栅极区与所述体区之间形成介电材料的绝缘区(39a)；和-在所述体区上形成第二导电区(20)；并且其中所述...

【专利技术属性】
技术研发人员：D·G·帕蒂，A·G·格里马尔迪，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利;IT