半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供衬底，包括用于形成核心存储电路的第一区域；依次在衬底上形成栅电极膜和初始硬掩膜；采用第一刻蚀工艺，刻蚀初始硬掩膜，在第一区域形成贯穿初始硬掩膜的第一开口；在第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀牺牲层和第一开口底部的衬底，在第一区域衬底内形成第一沟槽；在第一沟槽内形成第一隔离结构。本发明专利技术先在第一区域形成贯穿初始硬掩膜的第一开口，再在第一开口中填充牺牲层，形成第一沟槽时，沿第一开口先刻蚀牺牲层再刻蚀衬底，因此可以获得深度较小的第一沟槽以降低第一沟槽的深宽比，避免在第一隔离结构内产生空隙，从而提高第一隔离结构的形成质量，进而提高半导体器件的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其涉及一种半导体结构的形成方法。
技术介绍
随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间的有效绝缘隔离变得更加重要。浅沟槽隔离(ShallowTrenchIsolation，STI)技术具有良好的隔离效果(例如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔离结构。但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括如下步骤：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅电极膜；在所述栅电极膜表面形成初始硬掩膜；采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；在所述第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。可选的，所述硬掩膜的材料为氮化硅。可选的，形成贯穿所述初始硬掩膜的开口的步骤中，所述第一刻蚀工艺还刻蚀去除部分所述栅电极膜，形成的开口还位于所述栅电极膜的部分深度内；或者，所述第一刻蚀工艺还刻蚀所述栅电极膜，形成的开口还贯穿所述栅电极膜。可选的，所述牺牲层的材料为氧化硅。可选的，所述牺牲层的厚度为至可选的，在所述第一开口中填充牺牲层的步骤中，所述牺牲层还覆盖于所述第二开口的侧壁表面和底部表面；所述形成方法还包括：在所述第二刻蚀工艺之前，去除所述第二开口内的牺牲层。可选的，在所述第一开口内填充牺牲层的工艺为化学气相沉积工艺。可选的，所述第一沟槽的深度为至所述第二沟槽的深度为至可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4和CH2F2，刻蚀气体的气体流量为100sccm至110sccm，压强为10mtorr至15mtorr，刻蚀功率为500W至600W，刻蚀时间为10s至14s。可选的，所述第二刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为HBr，刻蚀气体的气体流量为100sccm至120sccm，压强为15mtorr至18mtorr，刻蚀功率为550W至650W，刻蚀时间为60s至70s。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成贯穿初始硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第一沟槽和第二沟槽的刻蚀工艺过程中，沿所述第一开口先刻蚀所述牺牲层再刻蚀所述衬底，因此，在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽后，可以获得深度较小的第一沟槽以降低所述第一沟槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一隔离结构的形成质量，进而提高半导体器件的电学性能。可选方案中，深度较小的第一沟槽对半导体器件电学性能的影响较小，具有工艺兼容性。附图说明图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意图；图3至图10是本专利技术半导体结构的形成方法一实施例对应的结构示意图。具体实施方式由
技术介绍
可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。分析其原因在于：如图1所示，现有快闪存储器的衬底100包括核心区Ⅰ和外围区Ⅱ，核心区Ⅰ用于形成特征尺寸较小的器件，外围区Ⅱ用于形成特征尺寸较大的器件。其中，核心区Ⅰ相邻器件的栅电极层110之间的距离较小，而外围区Ⅱ相邻器件的栅电极层110之间的距离较大，也就是说，核心区Ⅰ相邻两栅电极层110之间的浅沟槽121的线宽L1，小于外围区Ⅱ相邻两栅电极层110之间的浅沟槽122的线宽L2。但现有技术核心区Ⅰ的浅沟槽121与外围区Ⅱ的浅沟槽122具有相同深度H，因此，所述核心区Ⅰ浅沟槽121的深宽比(即浅沟槽121的深度H与线宽L1的比值)较大。如图2所示，由于所述核心区Ⅰ浅沟槽121(如图1所示)的深宽比较大，当向所述核心区Ⅰ浅沟槽121和外围区Ⅱ浅沟槽122(如图1所示)内填充隔离材料时，所述核心区Ⅰ浅沟槽121内还未填满所述隔离材料，所述核心区Ⅰ浅沟槽121顶部的隔离材料已经闭合，导致所述核心区Ⅰ浅沟槽121内的隔离材料具有空隙140，后续对隔离材料进行研磨形成核心区隔离结构时后，所述空隙140依旧存在于所述核心区Ⅰ隔离结构中，或者，经过研磨工艺后所述空隙140被暴露而在所述核心区Ⅰ隔离结构表面形成凹陷，从而影响所述核心区Ⅰ隔离结构的隔离效果，进而容易引起半导体器件的电学性能的降低的问题。为了解决所述技术问题，本专利技术提供一种闪存结构的制造方法，包括：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅电极膜；在所述栅电极膜表面形成初始硬掩膜；采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；在所述第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。本专利技术先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成贯穿初始硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第一沟槽和第二沟槽的刻蚀工艺过程中，沿所述第一开口先刻蚀所述牺本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅电极膜；在所述栅电极膜表面形成初始硬掩膜；采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；在所述第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟槽的深度；在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离结构。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路
的第二区域；
在所述衬底上形成栅电极膜；
在所述栅电极膜表面形成初始硬掩膜；
采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所述
初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位于
所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽；
在所述第一开口中填充牺牲层；
采用第二刻蚀工艺，刻蚀所述牺牲层和所述第一开口底部的所述衬底，
并沿所述第二开口刻蚀所述衬底，分别在所述第一区域衬底内形成第一沟槽、
在所述第二区域衬底内形成第二沟槽，所述第一沟槽的深度小于所述第二沟
槽的深度；
在所述第一沟槽内形成第一隔离结构，在所述第二沟槽内形成第二隔离
结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硬掩膜的
材料为氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成贯穿所述
初始硬掩膜的开口的步骤中，所述第一刻蚀工艺还刻蚀去除部分所述栅电
极膜，形成的开口还位于所述栅电极膜的部分深度内；或者，所述第一刻
蚀工艺还刻蚀所述栅电极膜，形成的开口还贯穿所述栅电极膜。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的
材料为氧化硅。<...

【专利技术属性】
技术研发人员：沈思杰，张怡，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31