半导体器件制造技术

半导体器件包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型的第三晶体管。上述第一晶体管与上述第二晶体管共源共栅连接，上述第三晶体管与上述第二晶体管并联连接。上述第二晶体管和上述第三晶体管各自的截止耐压比上述第一晶体管的截止耐压高，上述第三晶体管的接通时间比上述第二晶体管的接通时间短。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及将常截止型晶体管与常导通型晶体管共源共栅(Cascode)连接的半导体器件，特别是涉及具有过电压保护功能的半导体器件。
技术介绍
在具有过电压保护功能的半导体器件中，为了保护上述装置不受静电放电(ESD：ElectrostaticDischarge)等的过电压影响，进行了将上述器件内的晶体管的结构改良为能够耐受上述过电压的结构的研究，或者进行了在上述器件中设置过电压保护电路的研究。这里，关于向半导体器件的ESD的施加进行说明。它是指在半导体器件外部的物体(例如人体或输送装置等)中所带的高电压的静电由于上述物体与上述半导体器件的接触而流入到上述半导体器件的内部的情况。例如将由于带电的人体与半导体器件接触而导致的向半导体器件的ESD的施加模型化的人体模型中，直至被施加于半导体器件的放电电流达到峰值的上升时间为10nsec，放电电流的峰值为几A程度。在上述放电电流从半导体器件的电源端子流入的情况下，如果上述半导体器件为关断状态，则电荷停留在上述电源端子，上述电源端子的电位急剧上升，将会瞬间地对上述电源端子施加2kV程度的过电压。在专利文献1中，将具有高耐压的常导通型的异质结场效应晶体管和常截止型的绝缘栅型场效应晶体管单片地形成，在将它们共源共栅连接的半导体器件中，与常截止型的绝缘栅型场效应晶体管并联连接有雪崩击穿二极管(avalanchebreakdowndiode)。由此，通过对常截止型的绝缘栅型场效应晶体管施加高电压，来防止常截止型的绝缘栅型场效应晶体管被破坏的情况。现有技术文献专利文献专利文献1：日本特开2006-351691号公报
技术实现思路
专利技术要解决的技术问题但是，在将常截止型晶体管与常导通型晶体管共源共栅连接的半导体器件中，当对上述装置的电源端子施加了ESD等的过电压时，电压最先上升的不是上述常截止型晶体管而是上述常导通型晶体管。因此，必须要对上述常导通型晶体管采取过电压应对对策。作为对上述常导通型晶体管采取的过电压应对对策，考虑以下的2个方案。第一方案是，使上述常导通型晶体管的截止耐压比施加于上述常导通型晶体管的漏极-源极间(或者集电极-发射极间)的电压高的方法，第二方案是，使施加在上述常导通型晶体管的漏极-源极间(或者集电极-发射极间)的电压达到上述常导通型晶体管的截止耐压之前，使上述常导通型晶体管为导通状态，避免上述常导通型晶体管的漏极-源极间(或者集电极-发射极间)的电位差成为上述晶体管的截止耐压以上的方法。这里，所谓晶体管的截止耐压是指晶体管为截止状态时允许的漏极-源极间电压(集电极-发射极间电压)的最大值。关于第一方案，需要对上述常导通型晶体管的布局结构向提高截止耐压的方面进行再设计，该再设计伴随有导通电阻增大等的特性恶化。另外，在上述共源共栅连接的半导体器件中使用的常导通型晶体管的截止耐压为1kV程度，远比由ESD施加的电压2kV程度小。因此，即使将上述常导通型晶体管的截止耐压提高，但如果施加于上述器件的电源端子的ESD立即被施加于上述常导通型晶体管的漏极(或者集电极)，则上述常导通型晶体管也会被破坏。因此，第一方案并不是现实可行的改善对策。关于第二方案，在上述共源共栅连接的半导体器件中，作为大电力功率晶体管(最大耗电功率为10W程度以上的功率晶体管)使用的常导通型晶体管的接通时间为30nsec程度，与此相对，在ESD中的上升沿时间如上所述为10nsec程度，因此只要常导通型晶体管为大电力功率晶体管就难以实现。这里，所谓晶体管的接通时间是指，从对晶体管的栅极(或者基极)输出用于使晶体管为导通状态的电压信号(或者电流信号)起直至晶体管成为导通状态所需要的时间。本专利技术是鉴于上述的状况而完成的，其目的在于提供将常截止型晶体管与常导通型晶体管共源共栅连接的半导体器件，并且是能够实现对过电压的破坏承受能力的提高的半导体器件。用于解决问题的技术方案为了达成上述目的，本专利技术的半导体器件构成为，包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型的第三晶体管，上述第一晶体管与上述第二晶体管共源共栅连接，上述第三晶体管与上述第二晶体管并联连接，上述第二晶体管和上述第三晶体管各自的截止耐压比上述第一晶体管的截止耐压高，上述第三晶体管的接通时间比上述第二晶体管的接通时间短的结构(第一结构)。在上述第一结构的半导体器件，也可以构成为，还包括二极管、电源端子和接地端子，上述第一晶体管、上述第二晶体管和上述第三晶体管各自具有第一电极、第二电极和控制电极，上述电源端子与上述第二晶体管的上述第一电极以及上述第三晶体管的上述第一电极连接，上述第二晶体管的上述第二电极以及上述第三晶体管的上述第二电极与上述第一晶体管的上述第一电极连接，上述第一晶体管的上述第二电极与上述接地端子连接，上述二极管以上述二极管的阴极电极连接于上述电源端子侧、在上述二极管的阳极电极连接于上述第三晶体管的上述控制电极侧的方式，设置在上述电源端子与上述第三晶体管的上述控制电极之间，上述二极管的雪崩电压比上述电源端子与上述接地端子之间的额定电压大，并且为上述第三晶体管的截止耐压以下的结构(第二结构)。在上述第一结构或者上述第二结构的半导体器件中，也可以构成为上述第二晶体管和上述第三晶体管通过同一晶片处理形成的结构(第三结构)。在上述第一～第三结构的任一种结构的半导体器件中，也可以构成为上述第二晶体管和上述第三晶体管形成在一个半导体芯片上的结构(第四结构)。在上述第四结构的半导体结构中，也可以构成为用于将上述第二晶体管与上述第三晶体管并联连接的电连接路径的全部形成在上述半导体芯片上的结构(第五结构)。在上述第一～第五结构的任一种结构的半导体器件中，也可以构成为上述第二晶体管和上述第三晶体管各自是使用宽带隙半导体的晶体管的结构(第六结构)。在上述第六结构的半导体结构中，也可以构成为上述使用宽带隙半导体的晶体管为氮化镓(GaN)类的晶体管(第七结构)。专利技术效果依据本专利技术，在将常截止型晶体管与常导通型晶体管共源共栅连接的半导体器件中，能够实现对于过电压的破坏承受能力的提高。附图说明图1是表示本专利技术的第一实施方式的半导体器件的结构的图。图2是表示本专利技术的第二实施方式的半导体器件的结构的图。图3是表示本专利技术的第三实施方式的半导体器本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于：包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型的第三晶体管，所述第一晶体管与所述第二晶体管共源共栅连接，所述第三晶体管与所述第二晶体管并联连接，所述第二晶体管和所述第三晶体管各自的截止耐压比所述第一晶体管的截止耐压高，所述第三晶体管的接通时间比所述第二晶体管的接通时间短。

【技术特征摘要】
【国外来华专利技术】2013.11.26 JP 2013-2441331.一种半导体器件，其特征在于：
包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型
的第三晶体管，
所述第一晶体管与所述第二晶体管共源共栅连接，
所述第三晶体管与所述第二晶体管并联连接，
所述第二晶体管和所述第三晶体管各自的截止耐压比所述第一晶
体管的截止耐压高，
所述第三晶体管的接通时间比所述第二晶体管的接通时间短。
2.如权利要求1所述的半导体器件，其特征在于：
还包括二极管、电源端子和接地端子，
所述第一晶体管、所述第二晶体管和所述第三晶体管各自具有第
一电极、第二电极和控制电极，
所述电源端子与所述第二晶体管的所述第一电极以及所述第三晶
体管的所述第一电极连接，
所述第二晶体管的所述第二电极以及所述第三晶体管的所述第...

【专利技术属性】
技术研发人员：印南航介，寺口信明，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：日本;JP