移位寄存器电路、栅极驱动器及显示设备制造技术

技术编号:14986858 阅读:230 留言:0更新日期:2017-04-03 18:21
本发明专利技术涉及移位寄存器电路、栅极驱动器及显示设备。本发明专利技术提供一种移位寄存器电路,其包括在不增加时钟信号数的情况下进行重叠扫描并通过避免无效的直通电流减小电力消耗的单一导电性晶体管、栅极驱动器、以及显示设备。移位寄存器电路包括:具有将输出端子和第一电源连接的第一输出晶体管的移位寄存器单元;以及输出端子连接到第一输出晶体管的栅极端子的第一栅极控制电路,其中,第一栅极控制电路包括时序生成单元和缓冲单元,缓冲单元是自举电路,将输入信号被输入的时序生成单元的输出用作缓冲单元的输入,将缓冲单元的输出用作第一栅极控制电路的输出。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2014年12月3日在日本提交的专利申请No.2014-244762和2015年8月6日在日本提交的专利申请No.2015-156162的优先权,这些日本专利申请的全文通过引用并入本文。
本专利技术涉及移位寄存器电路、包括该移位寄存器电路的栅极驱动器、以及安装有该栅极驱动器的显示设备。
技术介绍
将晶体管作为开关元件排列成矩阵形状的有源矩阵型半导体装置可实现小型且低电力的可靠性高的装置,因此被广泛利用。例如,使用液晶或电致发光(EL)材料的显示设备或包括光电二极管等受光元件的传感器装置由于薄型、轻重量等特性,已被广泛用作个人数字助理等的输入/输出界面。近年来,如下的有源矩阵型设备被积极地开发,该有源矩阵型设备将对显示像素进行驱动的开关元件或作为对微弱的感测信号进行放大的元件的薄膜晶体管(TFT)配置在作为绝缘基板的阵列基板上,并且用于驱动配置成阵列的TFT的周边电路、例如扫描线驱动电路或信号线驱动电路包括形成在与开关元件相同的基板上的TFT。由于上述的特征,周边电路可被集成在阵列基板上,以扩展显示或感测部有源矩阵的有效面积,并减小周边电路所需的成本。如上所述配置成阵列的TFT在许多情况下是N型或P型的单一导电性晶体管。当周边电路仅包括相同的单一导电性晶体管时,可使其制造工序中掩膜曝光和杂质注入等工序与配置成阵列的TFT相同,由此使制造成本减小。周边电路中的扫描线驱动电路(栅极驱动器)通过仅包括单一的导电性晶体管的移位寄存器的连接实现的例子公开于日本专利特开第2006-106394号公报。近年来,随着显示屏幕的大型化和高清晰度,栅极线的负载电容和负载电阻也增加。同时,由于对栅极线进行选择的时间、通常1水平时段缩短,因此对栅极驱动器的栅极线驱动能力的要求提高。同时,在日本专利特开公报No.2006-106394和WO2012/073467中公开了通过实施在多个栅极线中选择时段重叠的重叠扫描使选择时段延长从而缓和对驱动能力的要求的方法。上述的方法通过独立地提供在非重叠时钟信号CLK1和CLK3的两相时钟下操作的第一栅极驱动器、和在非重叠时钟信号CLK2和CLK4这两相时钟下操作的第二栅极驱动器,并在CLK1、CLK3和CLK2、CLK4之间分配重叠区间实现。在此,栅极驱动器仅包括N型晶体管。然而,在日本专利特开公报2006-106394和WO2012/073467中公开的方法中,为了将多个栅极线的选择时段重叠来延长对各栅极线进行选择的时段,需要增加时钟信号的数量。另外,在重叠扫描中,栅极的选择开始的延迟、即单一导电性设为N型时的栅极线电压的上升所需的时间的延迟通过延长栅极的选择时段来缓和。同时,栅极的选择结束、即栅极线电压的下降不具有缓和延迟的效果,并且,当下降时间延迟超过输入到像素中的数据电压的切换(数据空转)时间时,产生数据串扰、即与输入到下一像素中的数据电压混和的电压被输入的问题。在EunjiSongandHyoungsikNam、SID2013Digest、35.4(2013)(以下,称作非专利文献1)中公开了仅用两相对时钟信号执行重叠扫描的栅极驱动器。
技术实现思路
图1是这种常规的栅极驱动器的移位寄存器电路的电路图,图2是示出该移位寄存器电路的操作波形的时序图。如图1所示,栅极驱动器输出的下降通过输出晶体管N10和用于控制输出晶体管N10的反相器(包括晶体管N7和晶体管N8)进行。图1中所示的反相器具有直通电流从电源VDD经由晶体管N7和晶体管N8流入电源VSS的问题。特别地,为了高速进行栅极驱动器输出的下降,需要将所有的晶体管N10、N7、N8形成为较大的尺寸(晶体管沟道宽度)以便流通大的电流,并且直通电流导致电力消耗增大。在仅包括单一导电型晶体管的栅极驱动器中,为了进行重叠扫描使得时钟信号数增加时,具有驱动时钟总线所需的电力消耗增加、端子数增加、以及产生高振幅的时钟信号的电平转换电路的数目增加的问题。另外,具有高速进行使栅极线的选择结束的栅极线电压的下降所需的电力消耗也增加的问题。根据第一方面的移位寄存器电路是包括单一导电型晶体管的移位寄存器电路,所述移位寄存器至少包括:移位寄存器单元,所述移位寄存器单元具有将所述移位寄存器电路的输出端子和第一电源VSS连接的第一输出晶体管M1;以及第一栅极控制电路,所述第一栅极控制电路的输出端子连接到所述第一输出晶体管M1的栅极端子,其中,所述第一栅极控制电路包括时序生成单元和缓冲单元,所述缓冲单元是自举电路,将输入O[n-2]被输入的所述时序生成单元的输出用作缓冲单元的输入,将缓冲单元的输出用作第一栅极控制电路的输出。在根据第二方面的移位寄存器电路中,所述第一栅极控制电路的所述缓冲单元是自举电路,所述自举电路至少包括将第一时钟信号XCLK和输出Q[n]连接的第二晶体管M11、以及将所述第二晶体管M11的栅极端子和所述时序生成单元的输出端子连接的第三晶体管M12。在根据第三方面的移位寄存器电路中,所述第一栅极控制电路的缓冲单元至少包括:所述第二晶体管M11,所述第二晶体管M11将所述缓冲单元的输出Q[n]和所述第一时钟信号XCLK连接;所述第三晶体管M12,所述第三晶体管M12将所述缓冲单元的输入Q1和第二晶体管M11的栅极端子Q2连接,并由第二时钟信号CLK进行栅极控制;以及第四晶体管M13,所述第四晶体管M13将所述缓冲单元的输出Q[n]和第一电源VSS连接,并由所述第二时钟信号CLK进行栅极控制。在根据第四方面的移位寄存器电路中,所述第一栅极控制电路的时序生成单元包括:第五晶体管M14,所述第五晶体管M14由所述第一栅极控制电路的输入O[n-2]进行栅极控制,并将所述第一电源VSS和所述缓冲单元的输入Q1连接;以及第一电容器C1,所述第一电容器C1将所述缓冲单元的输入Q1和所述第二时钟信号CLK连接。在根据第五方面的移位寄存器电路中,所述第一栅极控制电路的时序生成单元包括:第六晶体管M15,所述第六晶体管M15由所述第一栅极控制电路的输入O[n-2]进行栅极控制,并将所述第一电源VSS和所述缓冲单元的输入Q1连接;以及第七晶体管M16,所述第七晶体管M16将所述缓冲单元的输入Q1和第二电源VDD连接,并且所述第七晶体管M16的栅极端子连接到所述第二电源VDD。在根据第六方面的移位寄存器电路中,所述移位寄存器单元包括:第八输出晶体管M2,本文档来自技高网
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【技术保护点】
一种移位寄存器电路,包括单一导电型晶体管,所述移位寄存器电路包括:移位寄存器单元,所述移位寄存器单元具有将输出端子和第一电源连接的第一输出晶体管;以及第一栅极控制电路,所述第一栅极控制电路的输出端子连接到所述第一输出晶体管的栅极端子,其中,所述第一栅极控制电路包括时序生成单元和缓冲单元,其中,所述缓冲单元是自举电路,以及其中,将输入信号被输入的所述时序生成单元的输出用作所述缓冲单元的输入,并将所述缓冲单元的输出用作所述第一栅极控制电路的输出。

【技术特征摘要】
2014.12.03 JP 2014-244762;2015.08.06 JP 2015-156161.一种移位寄存器电路,包括单一导电型晶体管,所述移位寄存器电路包
括:
移位寄存器单元,所述移位寄存器单元具有将输出端子和第一电源连接的
第一输出晶体管;以及
第一栅极控制电路,所述第一栅极控制电路的输出端子连接到所述第一输
出晶体管的栅极端子,
其中,所述第一栅极控制电路包括时序生成单元和缓冲单元,
其中,所述缓冲单元是自举电路,以及
其中,将输入信号被输入的所述时序生成单元的输出用作所述缓冲单元的
输入,并将所述缓冲单元的输出用作所述第一栅极控制电路的输出。
2.根据权利要求1所述的移位寄存器电路,其中,
所述缓冲单元是自举电路,所述自举电路至少包括:
第二晶体管,所述第二晶体管将所述缓冲单元的输出和第一时钟信号连接;
以及
第三晶体管,所述第三晶体管将所述第二晶体管的栅极端子和所述时序生
成单元的输出连接。
3.根据权利要求2所述的移位寄存器电路,其中,
所述缓冲单元是自举电路,所述自举电路至少包括:
所述第二晶体管,所述第二晶体管将所述缓冲单元的输出和所述第一时钟
信号连接;
所述第三晶体管,所述第三晶体管将所述第二晶体管的栅极端子和所述时
序生成单元的输出连接,并由第二时钟信号进行栅极控制;以及
第四晶体管,所述第四晶体管将所述缓冲单元的输出和所述第一电源连接,
并由所述第二时钟信号进行栅极控制。
4.根据权利要求3所述的移位寄存器电路,其中,
所述时序生成单元包括:
第五晶体管,所述第五晶体管由所述第一栅极控制电路的输入进行栅极控

\t制,并将所述第一电源和所述缓冲单元的输入连接;以及
第一电容器,所述第一电容器将所述缓冲单元的输入和所述第二时钟信号
连接。
5.根据权利要求3所述的移位寄存器电路,其中,
所述时序生成单元包括:
第六晶体管,所述第六晶体管由所述第一栅极控制电路的输入进行栅极控
制,并将所述第一电源和所述缓冲单元的输入连接;以及
第七晶体管,所述第七晶体管将所述缓冲单元的输入和第二电源连接,并
且所述第七晶体管的栅极端子连接到所述第二电源。
6.根据权利要求1所述的移位寄存器电路,其中,
所述移位寄存器单元包括:
第八输出晶体管,所述第八输出晶体管的源极端子连接到所述移位寄存器
电路的输出端子,所述第八输出晶体管的漏极端子连接到第二电源;以及
第九晶体管,所述第九晶体管的栅极端子被输入第一时钟信号,所述第九
晶体管的漏极端子被输入输入信号,以及所述第九晶体管的源极端子连接到所
述第八输出晶体管的栅极端子。
7.根据权利要求1所述的移位寄存器电路,其中,
所述移位寄存器单元包括将所述移位寄存器电路的所述输出端子和所述第
一电源连接的第十输出晶体管,
所述移位寄存器电路还包括第二栅极控制电路,所述第二栅极控制电路的
输出端子连接到所述第十输出晶体管的栅极端子,以及
其中,所述第二栅极控制电路包括时序生成单元和缓冲单元,以及
其中,将输入信号被输入的所述第二栅极控制电路中包括的所述时序生成
单元的输出用作所述第二栅极控制电路中包括的所述缓冲单元的输入,并且将
所述第二栅极控制电路中包括的所述缓冲单元的输出用作所述第二栅极控制电
路的输出。
8.根据权利要求3所述的移位寄存器电路,其中,
所述移位寄存器单元包括将所述移位寄存器电路的所述输出端子和...

【专利技术属性】
技术研发人员:野中义弘
申请(专利权)人:NLT科技股份有限公司
类型:发明
国别省市:日本;JP

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