半导体器件制造技术

本发明专利技术涉及一种半导体器件。在背表面空穴注入型二极管中，通过更有效地确保从半导体衬底的背表面注入空穴的效果，改进半导体器件的性能。在该半导体器件中，在由包括形成在半导体衬底的主表面中的阳极P型层和形成在半导体衬底的背表面中的背表面N+型层的PN结形成的二极管中，背表面P+型层形成在背表面中，表面P+型层形成在背表面P+型层正上方的主表面中，从而促成从背表面注入空穴的效果。

【技术实现步骤摘要】
相关申请的交叉引用2014年12月3日提交的日本专利申请No.2014-245414的公开的全部内容，包括说明书、附图和摘要，以引用方式并入本文中。
本专利技术涉及半导体器件，并且可被用于制造包括例如二极管的半导体装置。
技术介绍
作为高击穿电压器件，已知的是在半导体衬底的主表面中包括P型阳极层并且在半导体衬底的背表面中包括N型阴极层的二极管。在日本未经审查的专利申请公开No.2012-119716中，描述了在半导体衬底的主表面中包括P型阳极层并且在背表面中包括N型阴极层的二极管中，在恢复操作时用于将空穴注入到背表面中的阴极层中的P型层。
技术实现思路
在如日本未经审查的专利申请公开No.2012-119716中描述的这种背表面空穴注入型二极管中，存在的问题是，因P型层布置在半导体衬底的背表面中，P型层正上方的区域几乎不用作二极管并且正向压降增大。另外，在背表面空穴注入型二极管中，还存在恢复操作时的损耗大的问题、因振铃(ringing)产生噪声的问题等等。将根据本说明书的描述和附图，阐明其它问题和新特征。作为实施例的半导体器件是一种二极管，该二极管包括：P型阳极层，其形成在半导体衬底的主表面中；N型阴极层，其形成在半导体衬底的背表面中；第一P型层，其与阴极层并排地形成在半导体衬底的背表面中；第二P型层，其在第一P型层正上方的位置处形成在半导体衬底的主表面中。根据该实施例，可改进半导体器件的性能。附图说明图1是第一实施例的半导体器件的平面图。图2是第一实施例的半导体器件的平面图。图3是沿着图2的A-A线截取的剖视图。图4是说明第一实施例的半导体器件的操作的剖视图。图5是说明第一实施例的半导体器件的操作的剖视图。图6是说明第一实施例的半导体器件的操作的剖视图。图7是说明比较例的半导体器件的效果的曲线图。图8是说明作为比较例和第一实施例的半导体器件的效果的曲线图。图9是说明第一实施例的半导体器件的效果的曲线图。图10是第一实施例的半导体器件的制造步骤期间的剖视图。图11是图10之后的半导体器件的制造步骤期间的剖视图。图12是图11之后的半导体器件的制造步骤期间的剖视图。图13是图12之后的半导体器件的制造步骤期间的剖视图。图14是图13之后的半导体器件的制造步骤期间的剖视图。图15是图14之后的半导体器件的制造步骤期间的剖视图。图16是图15之后的半导体器件的制造步骤期间的剖视图。图17是图16之后的半导体器件的制造步骤期间的剖视图。图18是示出第一实施例的半导体器件的修改形式的平面图。图19是示出第一实施例的半导体器件的修改形式的平面图。图20是示出第二实施例的半导体器件的剖视图。图21是示出第三实施例的半导体器件的剖视图。图22是示出第四实施例的半导体器件的平面图和剖视图。图23是示出利用第五实施例的半导体器件的逆变器的电路图。图24是示出第五实施例的半导体器件的平面图。图25是示出第五实施例的半导体器件的剖视图。图26是示出比较例的半导体器件的剖视图。图27是说明比较例的半导体器件的操作的剖视图。图28是说明比较例的半导体器件的操作的剖视图。图29是说明比较例的半导体器件的操作的剖视图。具体实施方式以下，将基于附图详细描述实施例。另外，在用于说明实施例的所有附图中，将为具有相同功能的构件提供相同的参考符号，并且将省略重复的说明。另外，在以下的实施例中，原则上将不再重复对相同或类似部分的说明，除了在特别要求时。另外，符号“-”和“+”表达其导电类型是N型或P型的杂质的相对浓度，并且例如在N型杂质中，杂质浓度以“N-”、“N”和“N+”的次序变高。然而，还存在不管杂质浓度如何将各半导体层的导电类型称为N型或P型的情况。更具体地，存在以下情况：具有“N-”、“N”、“N+”等各种浓度的半导体层被统称为N型层，具有“P-”、“P”、“P+”等各种浓度的半导体层被统称为P型层。换句话讲，存在例如P+型层被称为P型层的情况。(第一实施例)作为本实施例的半导体器件的二极管包括：P型阳极层，其形成在半导体衬底的主表面中；N型阴极层，其形成在半导体衬底的背表面中；背表面P型层，其形成在半导体衬底的背表面中，在阴极层的旁边；表面P型层，其形成在半导体衬底的主表面中，在背表面P型层正上方的位置。以下，将说明为了改进在恢复操作时向二极管注入空穴的效果并且从而提高二极管性能，在二极管中布置作为本实施例的主要特征的表面P型层。<关于半导体器件的结构>将参照图1至图3说明本实施例的半导体器件。图1和图2是示出本实施例的半导体器件的平面图。图3是沿着图2的A-A线截取的剖视图。尽管这里在图1中示出半导体芯片，但没有示出覆盖半导体衬底的主表面侧的焊盘(阳极电极)。另外，在图2中，放大地示出形成上述半导体芯片的半导体衬底的上表面的部分。图2和图3包括图1中示出的元件区1A中形成的二极管。图1中示出其中形成本实施例的二极管的半导体芯片CP。如图1中所示，在平面图中，半导体芯片CP具有矩形形状。在半导体芯片CP的平面图中的中心部分存在其中形成半导体元件的元件区1A，终端区1B环绕元件区1A存在。终端区1B是半导体芯片CP的外围部分，并且在平面图中具有矩形形状的环状结构。在终端区1B中，形成用于缓和半导体芯片CP的外围部分中的电场的结构(例如，保护环)。在元件区1A中，形成二极管。在元件区1A中，在半导体芯片CP的主表面侧，形成作为阳极焊盘的阳极电极AED。在图1中，用虚线示出覆盖半导体芯片CP的上表面的部分的钝化膜(未示出)的开口部分。更具体地，在被虚线环绕的区域内，没有形成钝化膜，钝化膜下方的阳极电极AED被暴露。另外，在图2中，放大地示出上述元件区1A的部分的平面图。在图2中，省去图示半导体衬底上方的阳极电极，并且示出半导体衬底SB的主表面和形成在主表面中的多个半导体层相应的上表面。如图2中所示，在半导体衬底SB的上表面中，在大范围内形成作为P型半导体层的阳极P型层AP。另外，在半导体衬底SB的主表面中，作为多个P+型半导体层的表面P+型层UP并排设置。这里，表面P+型层UP在作为沿着半导体衬底SB的主表面的方向第一方向上并排设置多次，并且也在作为沿着半导体衬底SB的主表面的方向并且与第一方向正本文档来自技高网...

【技术保护点】
一种包括二极管的半导体器件，所述二极管包括：半导体衬底，所述半导体衬底包括在沿着主表面的方向上彼此相邻的第一区域和第二区域；第一P型层，所述第一P型层在所述第一区域中形成在所述半导体衬底的所述主表面中；第二P型层，所述第二P型层在所述第二区域中形成在所述半导体衬底的所述主表面中；第一N型层，所述第一N型层在所述第一区域中形成在所述半导体衬底的所述主表面的相反侧的背表面中；第三P型层，所述第三P型层在所述第二区域中形成在所述半导体衬底的所述背表面中；第二N型层，所述第二N型层形成在所述半导体衬底内，以便在所述第一区域和所述第二区域中接触所述第一N型层和所述第三P型层中的每一个的上表面；半导体层，所述半导体层在所述第一区域和所述第二区域中形成在所述第二N型层与所述第一P型层和所述第二P型层之间；第一电极，所述第一电极被形成为接触所述半导体衬底的所述主表面并且与所述第一P型层和所述第二P型层中的每一个电耦合；以及第二电极，所述第二电极被形成为接触所述半导体衬底的所述背表面并且与所述第一N型层和所述第三P型层电耦合，其中，所述第二N型层和所述第二P型层的杂质浓度高于所述半导体层的杂质浓度，其中，所述第二P型层的杂质浓度高于所述第一P型层的杂质浓度，其中，所述第一N型层的杂质浓度高于所述第二N型层的杂质浓度，并且其中，所述第二P型层形成在所述第三P型层的正上方。...

【技术特征摘要】
2014.12.03 JP 2014-2454141.一种包括二极管的半导体器件，所述二极管包括：
半导体衬底，所述半导体衬底包括在沿着主表面的方向上彼此相
邻的第一区域和第二区域；
第一P型层，所述第一P型层在所述第一区域中形成在所述半导
体衬底的所述主表面中；
第二P型层，所述第二P型层在所述第二区域中形成在所述半导
体衬底的所述主表面中；
第一N型层，所述第一N型层在所述第一区域中形成在所述半导
体衬底的所述主表面的相反侧的背表面中；
第三P型层，所述第三P型层在所述第二区域中形成在所述半导
体衬底的所述背表面中；
第二N型层，所述第二N型层形成在所述半导体衬底内，以便在
所述第一区域和所述第二区域中接触所述第一N型层和所述第三P型
层中的每一个的上表面；
半导体层，所述半导体层在所述第一区域和所述第二区域中形成
在所述第二N型层与所述第一P型层和所述第二P型层之间；
第一电极，所述第一电极被形成为接触所述半导体衬底的所述主
表面并且与所述第一P型层和所述第二P型层中的每一个电耦合；以
及
第二电极，所述第二电极被形成为接触所述半导体衬底的所述背
表面并且与所述第一N型层和所述第三P型层电耦合，
其中，所述第二N型层和所述第二P型层的杂质浓度高于所述半
导体层的杂质浓度，
其中，所述第二P型层的杂质浓度高于所述第一P型层的杂质浓
度，
其中，所述第一N型层的杂质浓度高于所述第二N型层的杂质浓
度，并且
其中，所述第二P型层形成在所述第三P型层的正上方。
2.根据权利要求1所述的半导体器件，
其中，所述第三P型层的杂质浓度高于所述第二N型层的杂质浓
度。
3.根据权利要求1所述的半导体器件，
其中，在平面图中，所述第二P型层具有环状图案，并且
其中，所述第一P型层的一部分形成在所述环状图案的内部中的
所述半导体衬底的所述主表面中。
4.根据权利要求1所述的半导体器件，
其中，在沿着所述半导体衬底的所述主表面的方向上，所述第二
P型层形成在从所述第三P型层的端部向着所述第三P型层的中心100
μm或更小的区域的正上方的区域内，并且在沿着所述半导体衬底的所
述主表面...

【专利技术属性】
技术研发人员：中西翔，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP