系统级封装及用于制造系统级封装的方法技术方案

本发明专利技术提供了一种系统级封装，包括重分布层(RDL)结构，具有第一侧以及与所述第一侧相对的第二侧；第一半导体晶片，安装在所述RDL结构的第一侧上，其中，所述第一半导体晶片具有与所述RDL结构直接接触的活性表面；多个导电指，位于所述第一半导体晶片周围的所述RDL结构的第一侧上；第二半导体晶片，直接堆叠在所述第一半导体晶片上，其中，所述第二半导体晶片通过多个接合引线电连接至所述多个导电指；以及模套，封装所述第一半导体晶片、所述导电指、所述第二半导体晶片和所述RDL结构的所述第一侧。此外，本发明专利技术还提供了一种用于制造系统级封装的方法。采用本发明专利技术，可以提高布线灵活性。

【技术实现步骤摘要】

本专利技术通常涉及半导体封装，以及更特别地，涉及一种在扇出式(fan-out)重分布层(redistributionlayer，RDL)结构上具有倒装芯片(flip-chip)和引线接合芯片(wire-bondedchip)的混合型系统级封装(system-in-package，SiP)，以及，用于制造混合型系统级封装的方法。
技术介绍
如本领域已知的，有多种多样的芯片封装技术(例如，球栅阵列(ballgridarray，BGA)、引线接合，倒装芯片等等)，用于经由晶片(die)和基板两者上的接合点将该晶片安装到基板上。为了确保电子产品或通信装置的小型化和多功能性，要求半导体封装尺寸小、多引脚连接、高速和高功能性。由于引线接合系统级封装(Wire-bondingSystem-in-Package，WBSiP)技术能够增大半导体封装的容量，因此，引线接合系统级封装(WBSiP)技术得到了广泛应用。引线接合系统级封装(WBSiP)包括多个芯片，该多个芯片堆叠在一起，且通过引线接合的方式彼此连接。然而，传统的引线接合系统级封装(WBSiP)遇到了一些问题，举例来说，封装厚度、支持细间距焊垫的能力以及低电阻值/电感值的效果。输入输出(Input-Output，I/O)引脚数增加连同高性能集成电路(IntegratedCircuit，IC)的需求增加，导致倒装芯片封装的发展。倒装芯片技术利用在芯片的接合焊垫(bondingpad)上的凸点(bump)，以直接互连至封装媒介。该芯片通过最短路径面朝下地接合至封装媒介。该技术不仅可以应用于单芯片封装，同时也可应用至更高水平或集成度更高的封装(其中，该封装更大)，以及可应用至能容纳几个芯片的更复杂的基板，以形成更大的功能单元。倒装芯片技术使用面阵(areaarray)，具有的优点是实现了与装置的互连密度最高以及与封装的电感互连非常低。图1是传统的倒装芯片芯片级封装(flip-chipchipscalepackage，FCCSP)的示意性剖面图。如图1所示，倒装芯片芯片级封装(FCCSP)100包括晶片101，晶片101面朝下地安装在载体120的顶部表面上，并且通过焊接凸点(solderbump)102连接到载体120。多个焊球(solderball)122设置在载体120的底部表面上，用于与电路板连接。这种封装结构通常采用共晶锡/铅(eutectictin/lead)倒装芯片互连技术，在面阵或外围凸点布局中，取代标准的引线接合互连。引线接合环路的消除允许了低电感连接到晶片，而布线(routing)密度的增加可优化用于关键高频信号线的电路径。图2是传统的倒装芯片球栅阵列(flip-chipballgridarray，FCBGA)封装的示意性剖面图。如图2所示，倒装芯片球栅阵列(FCBGA)封装200包括晶片201，晶片201面朝下地安装在芯片载体基板220的顶部表面上，以及，通过焊接凸点202连接到芯片载体基板220。底部填充料(underfill)203填充芯片载体基板220的顶部表面与晶片201之间的间隙。芯片载体基板220可以包括多层迹线(multi-layertrace)，以及，不同层的迹线通过盲孔(blindvia)222或埋孔(buriedvia)224相互连接在一起。举例来说，盲孔222可以由激光钻出，以实现更高的密度。多个焊球226设置在芯片载体基板220的底部表面上。倒装芯片球栅阵列(FCBGA)封装200允许先进的封装解决方案的设计，适用于当前和未来的高速网络和数字电视(television，TV)系统。举例来说，这种封装的特点是低电感、低介电损耗和阻抗匹配，以保持信号的完整性。然而，传统的倒装芯片技术在基板上面临凸点间距(bumppitch)限制的挑战。此外，高性能的倒装芯片球栅阵列(FCBGA)封装是昂贵的，这归因于昂贵的芯片载体基板，其通常包含1+2+1或更多层的积聚(buildup)。倒装芯片路线图的瓶颈是基板的凸点间距，因为凸点间距的发展和收缩(shrinkage)比晶片收缩和引脚数增加要慢得多。甚至在将来晶片收缩会超过基板载体上的凸点间距解决方案的收缩。为了克服这样的技术差距问题，硅中介层(interposer)和硅通孔(ThroughSiliconVia，TSV)技术以及细间距凸点技术是优选的解决方案。然而，以上所提及的技术非常昂贵以及涉及复杂的制造工艺。因此，在此产业中强烈需要提供一种改进的系统级封装(SiP)，以克服基板上的凸点间距限制，提高布线灵活性。
技术实现思路
有鉴于此，本专利技术的目的之一在于提供一种系统级封装，以解决上述问题。在本专利技术的一些实施例中，提供了一种系统级封装，包括：重分布层RDL结构；第一半导体晶片，安装在所述RDL结构的第一侧上，其中，所述第一半导体晶片具有与所述RDL结构直接接触的活性表面；第二半导体晶片；多个导电指，位于所述RDL结构的第一侧上；多个接合引线，用于将所述第二半导体晶片电连接至所述多个导电指；以及模套，封装所述第一半导体晶片、所述导电指、所述接合引线、所述第二半导体晶片和所述RDL结构的所述第一侧。在本专利技术的另一些实施例中，提供了一种系统级封装，包括：第一介电层；第一半导体晶片，安装在所述第一介电层上；第二半导体晶片；多个导电指，位于所述第一介电层上；多个接合引线，延伸在所述第一半导体晶片和所述多个导电指的一些导电指之间，以及，延伸在所述第二半导体晶片和所述多个导电指的另一些导电指之间；以及，模套，封装所述第一半导体晶片、所述导电指、所述接合引线、所述第二半导体晶片，以及覆盖所述第一介电层的一表面。在一些实施例中，所述第二半导体晶片直接堆叠在所述第一半导体晶片上，其中，所述多个导电指位于所述第一半导体晶片周围的所述第一介电层上。在另一些实施例中，所述第二半导体晶片安装在靠近所述第一半导体晶片的所述第一介电层上，其中，所述多个导电指位于所述第一半导体晶片和所述第二半导体晶片周围的所述第一介电层上。在本专利技术的另一些实施例中，提供了一种用于制造系统级封装的方法，包括：在载体上提供第一半导体晶片，其中，所述第一半导体晶片的活性表面面向所述载体；在所述载体上形成多个导电指；在所述载体或所述第一半导体晶片上提供第二半导体晶片；通过多个接合引线将所述第二半导体晶片电连接至所述多个导电指；形成封装所述第一半导体晶片、所述第二半导体晶片、所述导电指和所述接合引线的模套；在形成所述模套之后移除所述载体；以及在移除所述载体之后形成重分布层RDL结构，其中，所述第一半导体晶片的所述活性表面直接接触所述RDL结构。本专利技术提供的系统级封装包括第一半导体晶片和第二半导体晶片，其中，第二半导体晶片通过接合引线连接至多个导电指，其中，多个导电指位于重分布层结构或介电层上，从而可以提高布线灵活性。本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本专利技术的这些目的及其它目的。附图说明图1是传统的倒装芯片芯片级封装(FCCSP)的示意性剖面图；图2是传统的倒装芯片球栅阵列(FCBGA)封装的示意性剖面图；图3是根据本专利技术一实施例示出的一种混合型系统级封装(SiP)的示意性剖面图；图4至图10本文档来自技高网...

【技术保护点】
一种系统级封装，其特征在于，包括：重分布层RDL结构；第一半导体晶片，安装在所述RDL结构的第一侧上，其中，所述第一半导体晶片具有与所述RDL结构直接接触的活性表面；第二半导体晶片；多个导电指，位于所述RDL结构的第一侧上；多个接合引线，用于将所述第二半导体晶片电连接至所述多个导电指；以及模套，封装所述第一半导体晶片、所述导电指、所述接合引线、所述第二半导体晶片和所述RDL结构的所述第一侧。

【技术特征摘要】
2015.09.11 US 14/850,962;2015.10.14 US 62/241,248;1.一种系统级封装，其特征在于，包括：重分布层RDL结构；第一半导体晶片，安装在所述RDL结构的第一侧上，其中，所述第一半导体晶片具有与所述RDL结构直接接触的活性表面；第二半导体晶片；多个导电指，位于所述RDL结构的第一侧上；多个接合引线，用于将所述第二半导体晶片电连接至所述多个导电指；以及模套，封装所述第一半导体晶片、所述导电指、所述接合引线、所述第二半导体晶片和所述RDL结构的所述第一侧。2.如权利要求1所述的系统级封装，其特征在于，所述第二半导体晶片直接堆叠在所述第一半导体晶片上，其中，所述多个导电指位于所述第一半导体晶片周围的所述RDL结构的第一侧上。3.如权利要求1所述的系统级封装，其特征在于，所述第二半导体晶片安装在靠近所述第一半导体晶片的所述RDL结构的第一侧上，其中，所述多个导电指位于所述第二半导体晶片周围的所述RDL结构的第一侧上。4.如权利要求1-3任一项所述的系统级封装，其特征在于，所述RDL结构包括钝化层和至少一个介电层，所述介电层层压在所述钝化层上。5.如权利要求4所述的系统级封装，其特征在于，所述钝化层直接设置在所述第一半导体晶片的活性表面以及所述模套的底部表面上。6.如权利要求4所述的系统级封装，其特征在于，所述导电指设置在所述钝化层上，且嵌入在所述模套内。7.如权利要求4所述的系统级封装，其特征在于，所述RDL结构还包括重布线金属层，所述重布线金属层在所述钝化层和所述介电层中。8.如权利要求7所述的系统级封装，其特征在于，在所述第一半导体晶片的活性表面上设置有多个输入/输出焊垫，其中，所述重布线金属层重新分配位于所述第一半导体晶片的活性表面上的所述多个输入/输出焊垫，以在所述介电层上形成扇出式焊垫。9.如权利要求8所述的系统级封装，其特征在于，所述系统级封装还包括多个导电组件，所述导电组件位于所述扇出式焊垫上，用于进一步的连接。10.如权利要求1-3任一项所述的系统级封装，其特征在于，所述导电指是利用镍、金、镍钯金、银，或者预电镀封顶的铜指。11.如权利要求1-3任一项所述的系统级封装，其特征在于，所述第二半导体晶片包括多个输入/输出焊垫，其中，所述多个接合引线分别延伸在所述第二半导体晶片的所述多个输入/输出焊垫与所述多个导电指之间。12.如权利要求1-3任一项所述的系统级封装，其特征在于，所述系统级封装还包括电路元件，其中，所述电路元件安装在所述RDL结构的第一侧上，以及，所述电路元件包括天线、无源元件、铁氧体板、基板中介层和引线接合电感中的至少一个。13.一种芯片级封装，其特征在于，包括：第一介电层；第一半导体晶片，安装在所述第一介电层上；第二半导体晶片；多个导电指，位于所述第一介电层上；多个电路特征，位于所述第一介电层上，其中...

【专利技术属性】
技术研发人员：刘兴治，周哲雅，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71