集成电路制造技术

本实用新型专利技术的各个实施例涉及集成电路。集成电路包括有源区，该有源区位于半导体衬底之上。空腔与有源区接界，并且在绝缘区中尽可能远地延伸到半导体区域的附近。提供绝缘多层，并且导电接触在该绝缘多层内延伸以存在于有源区上并且进入到空腔内。绝缘多层包括第一绝缘层，该第一绝缘层覆盖了在接触外部的有源区并且衬覆空腔的壁。附加绝缘层覆盖了第一绝缘层的衬覆空腔的壁的部分。接触到达在空腔中的附加绝缘层。绝缘区域位于由围绕接触的绝缘材料制成的附加绝缘层和第一绝缘层之上。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年6月18日提交的法国专利申请1555588号的优先权，其公开内容以引用的方式并入本文。
本技术涉及集成电路，并且更加具体地，涉及在集成电路的有源区上，例如晶体管漏极或者源极区上，制造伸出到与这些有源区接界的绝缘区之上的接触。
技术介绍
在其上制造有集成电路的衬底可以是绝缘体上硅(SOI)衬底，并且更加具体地，可以是全耗尽型绝缘体上硅(FDSOI)衬底，但该示例并非限制性的。绝缘体上硅衬底包括半导体膜，该半导体膜例如由硅或者硅合金制成，例如硅锗合金，位于通常称为“BOX”(即，“埋入式氧化物”)的埋入式绝缘层之上，埋入式绝缘层自身则位于载体衬底例如半导体阱之上。在FDSOI技术中，半导体膜是全耗尽的，即，其由本征半导体材料组成。其厚度一般大约为几纳米。而且，埋入式绝缘层自身的厚度一般是薄的，大约为十纳米。考虑到半导体膜的小厚度，晶体管的源极和漏极包括相对于半导体膜凸起的区段，以便在这些区域与晶体管的沟道区域之间确保足够的电连接。这种凸起的源极和漏极区域(RSD)通常通过外延来获得。为了使得能够通过外延制造凸起的源极和漏极区，例如，使用脱氧工艺提前清洁硅的表面，这导致在相邻的绝缘区中形成空腔。而且，在常见的集成工艺中，当希望在位于与多晶硅线相距小的精确控制的距离(例如，位于两条多晶硅线之间)的有源区上制造接触时，使用光刻掩膜限定出接触的几何形状会引起制造了伸出到所述绝缘空腔之上的接触。此外，在这种情况下，接触的常规制造工艺引起空腔被穿透，从而导致在接触的金属端部与相邻的这部分载体衬底之间的短路。避免该穿透的一种方式由以下步骤组成：使用两个光刻掩膜来限定出接触的几何形状，从而使得后者不从有源区突出。然而，这种方法实施起来很昂贵。
技术实现思路
根据另一方面，提供了一种集成电路，该集成电路包括：至少一个有源区，该至少一个有源区位于半导体衬底之上；空腔，该空腔与有源区接界并且在绝缘区中尽可能远地延伸到半导体区域的附近；绝缘多层和导电接触，该导电接触在出现在有源区上并且进入到空腔中的绝缘多层内。根据该其他方面的一个一般性特征，绝缘多层包括：第一绝缘层，该第一绝缘层覆盖在所述接触外部的有源区，至少部分地衬覆空腔的壁，并且具有位于所述接触与所述半导体区域之间的区段；以及绝缘区域，绝缘区域在第一绝缘层的包括围绕所述接触的至少一种绝缘材料之上；以及附加绝缘层，该附加绝缘层位于为具有覆盖在接触外部的第一绝缘层的第一部分和位于接触外部的第二部分，在所述至少一种绝缘材料内，并且与至少部分地衬覆空腔的壁的第一绝缘层的部分相隔一定距离。根据一个实施例，附加绝缘层的材料可以与第一绝缘层的材料相同，并且例如，可以包括氮化硅。该附加绝缘层的厚度可以包括在5nm与20nm之间。作为变型，提供了一种集成电路，该集成电路的绝缘多层包括：第一绝缘层，该第一绝缘层覆盖在所述接触外部的有源区并且衬覆空腔的壁；附加绝缘层，该附加绝缘层覆盖衬覆所述空腔的壁的第一绝缘层的部分，接触到达在所述空腔中的该附加绝缘层；以及绝缘区域，该绝缘区域在第一绝缘层的顶部和附加绝缘层之上，包括围绕所述接触的至少一种绝缘材料。根据适用于该变型的一个实施例，第一绝缘层包括氮化硅，并且附加绝缘层包括高介电常数氧化物。无论是什么变型，半导体衬底可以是SOI衬底，即，包括由载体衬底自身承载的埋入式绝缘层(BOX)承载的半导体膜的衬底。在这种情况下，所述埋入式绝缘层包括所述绝缘区的至少一部分，并且所述半导体区域可以是载体衬底的部分。附图说明在审查对本技术的完全非限制性的实施例以及对应附图的详细说明时，本技术的其他优点和特征将变得显而易见，其中：图1图示了根据本技术的集成电路的一部分的顶视图。图2至图19图示了根据本技术的用于制造接触的方法的第一变型。图20至图35图示了根据本技术的用于制造接触的方法的另一变型。具体实施方式图1示意性地图示了集成电路IC的一部分的顶视图，包括此处在有源区ZA，有源区ZA两侧有两条多晶硅线LP。有源区ZA可以是晶体管的源极或者漏极区，晶体管的多晶硅线LP(位于图1的左侧)从而形成栅极区域。在这种情况下，在多晶硅线LP的另一侧将存在另一有源区，并且该另一有源区将形成晶体管的漏极或源极区域。因而，一般而言，有源区ZA可以是任何有源区，例如使得能够制作用于偏置在下方的衬底的接触的区。在此处描述的示例中，集成电路IC包括多条平行的多晶硅线，在图1右侧的两条线搁置在绝缘区DS上、并且用作协助对栅极区域进行光刻的图案。而且，接触CTC与多晶硅线LP平行延伸。其实现了与有源区ZA接触，并且在与多晶硅线LP平行的方向上从该有源区伸出以便与绝缘空腔CV0重叠。在现在将描述的示例中，集成电路制造在SOI衬底上，虽然本技术并不限于这种类型的衬底。而且，在以下附图中，偶数附图是沿着在图1中的线AA的示意性截面图，而奇数附图是沿着在图1中的线BB的示意性截面图。现在将更加具体地参照图2至图19对用于制造接触CTC的方法的第一变型进行详细描述。在图2和图3中，在接触的集成工艺的常规第一阶段之后获得的结构STR包括如上面所描述的SOI衬底，该SOI衬底包括：在埋入式绝缘层2(BOX)上的半导体膜3，埋入式绝缘层2(BOX)自身又由下方的半导体载体衬底1承载。在此处描述的示例中，区4是沟槽隔离区，例如，浅沟槽隔离(STI)区。有源区ZA通过硅50在两条多晶硅线LP之间外延而得到。该外延的准备要求清洁处理，一般是基于氢氟酸(HF)的湿法处理，这种湿处理在晶片的所有暴露表面上，并且特别是在绝缘区4中，在两条多晶硅线LP之间，消耗一定量的氧化硅，从而导致形成空腔CV0、CV1、CV2。而且，外延区域50和多晶硅线LP已经经历了硅化处理，有源区由此包括区51，该区51包括金属硅化物，例如硅化镍(NiSi)。可以在图3中看出，空腔CV0的与有源区ZA接界的底部，与载体衬底1的部分相邻。如图4和图5所示，将第一绝缘层6，该第一绝缘层6通常是由氮化硅制成的蚀刻阻挡层(该层通常被本领域技术人员设计为接触蚀刻阻挡层(CESL))，沉积在图2和图3中的结构STR上。接下来，如图6和图7所示，将第一绝缘材料7，例如二氧化硅，沉积在该层6上。接下来，进行化学机械抛光(图8和图9)。在接下来的步骤中，如在图10和图11中图示的，将附加绝缘层8沉积在第一绝缘层6上并且沉积在第一绝缘材料7上，后者特别地填充了空腔CV0。该附加绝缘层8还可以是氮化硅层。如在下面更加详细看出的，其还将用作蚀刻阻挡层。接下来，如图12和图13所示，沉积第二绝缘材料9，例如，TEOS氧化物。接下来，按照已知的常规方式，在掩膜10中制造限定出将来的接触CTC的几何形状的孔口100。...

【技术保护点】
一种集成电路，其特征在于，包括：至少一个有源区，所述至少一个有源区位于半导体衬底之上，空腔，所述空腔与有源区接界，并且在绝缘区中延伸到半导体区域的附近，绝缘多层；以及导电接触，所述导电接触在所述绝缘多层内、存在于所述有源区上并且进入到所述空腔中，其中所述绝缘多层包括：第一绝缘层，所述第一绝缘层覆盖了在所述接触外部的所述有源区，至少部分地衬覆所述空腔的壁，并且具有定位在所述接触与所述半导体区域之间的区段，绝缘区域，所述绝缘区域在所述第一绝缘层之上，包括围绕所述接触的至少一种绝缘材料，以及附加绝缘层，所述附加绝缘层具有：第一部分，覆盖了在所述接触外部的所述第一绝缘层；以及第二部分，定位在所述接触外部，在所述至少一种绝缘材料内，并且与所述第一绝缘层的至少部分地衬覆所述空腔的所述壁的所述部分相隔一定距离。

【技术特征摘要】
2015.06.18 FR 15555881.一种集成电路，其特征在于，包括：
至少一个有源区，所述至少一个有源区位于半导体衬底之上，
空腔，所述空腔与有源区接界，并且在绝缘区中延伸到半导体区域的附近，
绝缘多层；以及
导电接触，所述导电接触在所述绝缘多层内、存在于所述有源区上并且进入到所述空腔中，
其中所述绝缘多层包括：
第一绝缘层，所述第一绝缘层覆盖了在所述接触外部的所述有源区，至少部分地衬覆所述空腔的壁，并且具有定位在所述接触与所述半导体区域之间的区段，
绝缘区域，所述绝缘区域在所述第一绝缘层之上，包括围绕所述接触的至少一种绝缘材料，以及
附加绝缘层，所述附加绝缘层具有：第一部分，覆盖了在所述接触外部的所述第一绝缘层；以及第二部分，定位在所述接触外部，在所述至少一种绝缘材料内，并且与所述第一绝缘层的至少部分地衬覆所述空腔的所述壁的所述部分相隔一定距离。
2.根据权利要求1所述的集成电路，其特征在于，其中所述附加绝缘层的材料与所述第一绝缘层的材料相同。
3.根据权利要求2所述的集成电路，其特征在于，其中所述附加绝缘层和所述第一绝缘层包括氮化硅。
4.根据权利要求1所述的集成电路，其特征在于，其中所述附加绝缘层的厚度在5纳米与20纳米之间。
5.根据权利要求1所述...

【专利技术属性】
技术研发人员：E·佩蒂特普瑞兹，
申请(专利权)人：意法半导体克洛尔二公司，
类型：新型
国别省市：法国;FR