一种自对准MOSFET器件的制作方法技术

本发明专利技术公开了一种III-V MOS器件及制作方法。其制作步骤依次是：在衬底上的半导体层上形成沟道层；在半导体沟道层上形成的欧姆接触层；在欧姆接触层上制作二氧化硅介质开孔；采用刻蚀的方法刻蚀欧姆接触层；制作SiO2侧墙；采用原子层沉积的方法在沟道内沉积高K介质；制作栅金属；以栅金属为掩膜刻蚀栅金属以外的高k介质、二氧化硅，露出欧姆接触层；采用蒸发工艺在有源区沉积源漏金属，制作完成MOSFET器件。该器件的制作方法可用于制作数字集成电路；在制作出栅源、栅漏间隙后提高了射频特性亦可应用于射频集成电路。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造
，具体涉及一种在单晶衬底上外延生长III‐V沟道层，并制作自对准源漏的MOS器件的制作方法，应用于高性能的CMOS

技术介绍
Ⅲ‐Ⅴ化合物半导体材料相对硅材料而言，具有高载流子迁移率、大的禁带宽度等优点，而且在热学、光学和电磁学等方面都有很好的特性。在硅基CMOS技术日益逼近它的物理极限后，Ⅲ‐Ⅴ化合物半导体材料以其高电子迁移率特性有可能成为备选沟道材料，用来制作CMOS器件。然而，与III‐V族半导体器件与硅器件有着许多不同的物理与化学性质，适合于硅器件的MOS结构与流程不一定可以应用到III‐VMOS器件中。因此，需要在III‐V族半导体上采用新的器件结构和新的制作流程，以充分发挥III‐V族半导体材料的材料特性，提高MOS器件的直流特性与射频特性，以满足高性能III‐V族半导体CMOS技术的要求。
技术实现思路
(一)要解决的技术问题本专利技术的主要目的是提供一种源漏自对准MOS器件的制作方法，以实现低的源漏电阻，同时可以控制栅源与栅漏的间距，实现高性能射频特性，满足高性能III‐V族半导体CMOS技术在数字和射频特性上的要求。(二)技术方案为达到上述目的，本专利技术提供了一种源漏自对准MOS器件及其制作方法，其制作流程如下：(1)一单晶衬底层(101)；(2)在该单晶衬底上形成的III‐V沟道层(102)；(3)在III‐V沟道层(102)上形成源漏欧姆接触层(103)；(4)在欧姆接触层(103)上沉积低K介质二氧化硅；(5)在二氧化硅上使用电子束光刻和刻蚀工艺定义出二氧化硅槽，去电子束光刻胶；(6)以二氧化硅为掩膜，刻蚀掉二氧化硅槽中的欧姆接触层，形成栅槽结构，(7)以二氧化硅和欧姆接触层为依托，采用低k介质二氧化硅作为介质材料制作侧墙结构(104)；(8)在栅槽中沉积高K栅介质(105)；(9)对准栅槽制作栅金属结构(106)；(10)采用干法刻蚀与湿法腐蚀相结合或腐蚀法刻蚀掉栅金属以外栅介质和低K介质；(11)在欧姆接触层(102)上采用自对准、电子束蒸发的方式制作源漏金属结构(107)。上述流程中，所述单晶衬底101是砷化镓(GaAs)或者磷化铟(InP)衬底。上述流程中，所述III‐V沟道层102采用III‐V族半导体薄层材料，该III‐V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)、氮化镓(GaN)和氮化铟(InN)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该沟道层102包含一种III‐V族半导体或者多种III‐V族半导体的多元合金，或者包含由多种III‐V族半导体以及合金薄层组合而成的复合沟道。上述流程中，所述欧姆接触层103为高掺杂的InGaAs或者GaAs，再或者InP等半导体材料，也可以使其中的多层混合结构。上述流程中，所述低K介质104可以是直接沉积在欧姆接触层上的SiO2、SiNx等，用以保护欧姆接触层。上述流程中，所述栅槽的定义，采用电子束光刻方式，栅槽的宽度从20nm到100nm范围。上述流程中，栅槽的刻蚀采用干法刻蚀、湿法刻蚀，或者先干法而后湿法刻蚀的方法，进而在沟道层上形成比较平整，损伤小的表面。上述流程中，侧墙的介质主要采用PECVD生长SiO2，或者ALD沉积的低K介质，侧墙厚度在10纳米到500纳米之间，形成方法采用干法刻蚀时刻蚀速率横纵比大的特点形成。上述流程中，所述高K栅介质106的介电常数k大于20，远高于介电常数k＝3.9的SiO2，以保证该高K栅介质106的等效氧化层厚度具有等比例缩小的能力，该高K栅介质106采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。上述流程中，所述金属栅结构107包括功函数金属层与低电阻栅电极。在上述流程中，采用干法刻蚀与湿法腐蚀相结合或腐蚀法刻蚀掉栅金属以外栅介质和低K介质。上述流程中，采用湿法刻蚀低K介质和侧墙，对高K介质有很高的选择性；该步工艺对于射频器件是十分必要和关键的，主要减小了器件的栅源和栅漏寄生电容，提高了射频性能，但对于制作数字用MOS器件而言，该步骤可以不进行。在上述流程中，在欧姆接触层上形成的源漏金属结构。(三)有益效果从上述技术方案可以看出，本专利技术具有以下有益效果：本专利技术提供的这种源漏自对准MOS器件制作方法，利用源漏欧姆接触层直接在沟道层上形成低电阻源漏区，减小了源漏电阻，在其后的相关退火工艺中可以使源漏区半金属化；通过栅槽的光刻，可以使得源漏自对准；避免栅源和栅漏的不对称型，提高器件的一致性；通过栅槽刻蚀和侧墙保护工作后，可以使得沟道表面清洗工作中不至于引入源漏区的污染；在后续工艺中，通过侧墙和低K介质的腐蚀，可以减小栅源和栅漏之间的寄生电容，进而提高器件的射频特性。附图说明图1‐9是本专利技术提供的源漏自对准MOS器件的制作流程示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。如图1‐9所示，本专利技术提供的源漏自对准MOS器件的制作流程示意图，本专利技术提供了一种源漏自对准MOS器件及其制作方法，其制作流程如下：(1)一磷化铟单晶衬底层；(2)如图1所示，在该单晶衬底上形成的InGaAs沟道层(102)；(3)如图2所示，在InGaAs沟道层(102)上形成InP/InGaAs复合源漏欧姆接触层(103)；(4)如图3所示，在欧姆接触层(103)上沉积低K介质二氧化硅(204)；(5)如图4所示，使用光刻和刻蚀工艺定义出栅槽，栅槽刻蚀到沟道层(102)；(6)如图5所示，在栅槽中采用低k介质制作侧墙结构(104)；(7)如图6所示，在栅槽中沉积高K栅介质(105)；(8)如图7所示，对准栅槽制作栅金属结构(106)；(9)如图8所示，采用干法刻蚀与湿法腐蚀相结合或腐蚀法刻蚀掉栅金属以外栅介质和低K介质；(10)如图9所示，在欧姆接触层(102)上制作源漏金属结构(107)。如图4所述栅槽的定义，采用普通光刻和电子束光刻两种方式，栅槽的宽度从20nm到20微米范围。栅槽的刻蚀采用干法刻蚀、湿法刻蚀，或者先干法而后湿法刻蚀的方法，进而在沟道层上形成比较平整，损伤小的表面。如图5侧墙的介质主要采用PECVD生长SiO2，或者ALD沉积的低K介质，形成方法采用干法刻蚀时刻蚀速率横纵比大的特点形成。如图6在器件表面生长的高K介质，其介电常数k大于20，远高于介电常数k＝3.9的SiO2，以保证该高K栅介质105的等效氧化层厚度具有等比例缩小的能力，该高K栅介质106采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。如图7，本文档来自技高网...

【技术保护点】
一种III‑V MOS器件及制作方法，其制作步骤依次是：(1) 在衬底上的半导体层101上形成沟道层102；(2) 在半导体沟道层上形成的欧姆接触层103；(3) 在欧姆接触层上制作二氧化硅介质开孔；(4) 以二氧化硅为掩膜，采用刻蚀的方法刻蚀欧姆接触层，形成栅槽；(5) 在栅槽内制作SiO2侧墙104；(6) 沉积高K介质105；(7) 制作栅金属106；(8) 以栅金属为掩膜刻蚀栅金属以外的高k介质、二氧化硅，露出欧姆接触层；(9) 采用蒸发工艺在有源区沉积源漏金属层107，制作完成MOSFET器件。

【技术特征摘要】
1.一种III-VMOS器件及制作方法，其制作步骤依次是：
(1)在衬底上的半导体层101上形成沟道层102；
(2)在半导体沟道层上形成的欧姆接触层103；
(3)在欧姆接触层上制作二氧化硅介质开孔；
(4)以二氧化硅为掩膜，采用刻蚀的方法刻蚀欧姆接触层，形成栅槽；
(5)在栅槽内制作SiO2侧墙104；
(6)沉积高K介质105；
(7)制作栅金属106；
(8)以栅金属为掩膜刻蚀栅金属以外的高k介质、二氧化硅，露出欧姆接触层；
(9)采用蒸发工艺在有源区沉积源漏金属层107，制作完成MOSFET器件。
2.根据权利要求1所述的制作MOS器件的方法，所述单晶衬底101是磷化铟（InP）或者砷化镓（GaAs）衬...

【专利技术属性】
技术研发人员：刘丽蓉，
申请(专利权)人：东莞市青麦田数码科技有限公司，
类型：发明
国别省市：广东;44