分布式多芯片协议应用接口制造技术

本申请公开了一种分布式多芯片协议应用接口。提供支持跨越多芯片互连接口的宽协议接口的系统和方法。宽协议接口的数据信号被分解成多个数据流。在第一电路和第二电路之间建立握手信号，而第一电路和第二电路是多芯片装置中的芯片。第一电路通过多个多芯片互连信道将多个数据流发送到第二电路。基于握手信号压缩多个数据流中的每个数据流，以提供具有降低的所需管脚数目的宽协议接口。

【技术实现步骤摘要】

本专利技术涉及多芯片集成电路装置，其包括可编程逻辑器件(PLD)。特别地，本专利技术能够用在用于支持在这种装置上进行多功能信令的系统和方法中。
技术介绍
多个集成电路(IC)芯片能够用多芯片互连连接。在一些实例中，多芯片互连能够实现为信道化接口，此处多个信道用于在多个IC芯片之间中继转发数据信号。协议应用层栈(protocolapplicationlayerstack)能够驻留在一个或更多个通过多芯片互连连接的IC芯片上。在某些模式中，两个协议应用层栈之间的通信以多芯片互连接口的方式实现。
技术实现思路
本专利技术描述了一种支持跨越信道化接口(诸如多芯片互连)的多功能数据信令的简便方法。在一些实现方式中，能够聚合多芯片互连的若干通道以支持协议应用层的宽协议总线接口。支持跨越多个IC芯片的宽协议总线接口中的一个特别挑战是多芯片互连典型地被实现为狭窄的、独立的和异步的信道。为了发送，宽协议总线接口中的并行数据位必须跨越多芯片互连的不同信道被分解并且重新分配。另外，由于信道彼此独立地和异步地操作，用于驱动多芯片互连接口信道的异步先进先出设备(FIFO)具有引起数据流偏斜(skew)的潜在可能。因此，根据本专利技术的实施例，提供一种用于支持跨越多芯片互连的宽协议接口的方法。宽协议接口的数据信号被分解成多个数据流。在驻留在多芯片装置的IC芯片上的第一电路和第二电路之间建立握手信号。第一电路通过多芯片互连接口的多个信道将多个数据流发送到第二电路。为了减少多个数据流中的偏斜，多芯片互连接口的多个信道可以由共享同步信号结合在一起。为了提供具有降低的所需管脚数目的宽协议接口，多个数据流的每个数据流基于握手信号被压缩。当多个数据流的每个数据流被压缩时，驱动多个数据流的第一数据流以2∶1加速比(speed-uprate)通过第一FIFO和以1∶2减速比(slow-downrate)通过第二FIFO。驱动多个数据流的第二数据流以2∶1加速比通过第三FIFO和以1∶2减速比通过第四FIFO。在一些实施例中，第一FIFO和第三FIFO由第一对共享同步信号结合在一起，并且第二FIFO和第四FIFO由第二对共享同步信号结合在一起。在一些实施例中，确定协议层FIFO中剩余的容量，并基于握手信号确定与第一FIFO和第二FIFO相关联的反压延迟(back-pressurelatency)。在一些实施例中，基于确定的反压延迟调整协议层FIFO中剩余的容量。在一些实施例中，通过串行移位链在第一电路和第二电路之间建立握手信号。在一些进一步实施例中，跨越多个数据流收集并分解与宽协议接口的数据信号相关联的控制信号。附图说明结合附图考虑下面的详细说明，本专利技术的进一步特征、其特性和各种优点将变得明显，其中相似附图标记始终表示相似部件，并且其中：图1显示了根据本专利技术的一个实施例的跨越两个IC芯片的多芯片互连接口的电路图；图2显示了根据本专利技术的一个实施例的多芯片互连接口中的电路信道的实现方式；图3是根据本专利技术的一个实施例的用于在多芯片装置的两个IC芯片之间实现多芯片互连接口的方法流程图；图4是根据本专利技术的一个实施例的应用集成电路装置的说明性系统的简化框图；图5是编码有一组机器可执行指令的磁数据存储介质的横截面图，该指令用于执行根据本专利技术的方法，所述方法配置可编程集成电路装置以实现多芯片互连；以及图6是编码有一组机器可执行指令的光学可读数据存储介质的横截面图，该指令用于执行根据本专利技术的方法，所述方法配置可编程集成电路装置以实现多芯片互连。具体实施方式为了提供对本专利技术的全面理解，现在将描述一些说明性实施例。但是，本领域技术人员将理解的是，本文描述的系统和方法可调整和修改为适合于所处理的应用并且本文描述的系统和方法可应用于其他合适的应用中，并且这种其他的添加和修改将不会脱离本专利技术的范围。本文描述的附图显示了说明性实施例；但是，附图没有必要显示并且不意在显示实施例中包含的硬件组件的精确布图。本文所公开的实施例可根据本领域所知的原理以任何合适数量的组件和任何组件的合适布图实现。图1显示了跨越两个IC芯片的多芯片互连接口的电路图。多芯片装置100可包含主芯片(maindie)120和次级芯片(secondarydie)140，这两个芯片通过多芯片互连彼此进行通信。多芯片互连可实现为信道化接口。例如，信道化多芯片互连接口可包含多芯片互连接口(MDII)130(例如，图1的MDII0，MDII1，...MDIIN)和多芯片互连信道(MDIC)150。信道化多芯片互连接口能够是，例如，购自加利福尼亚州的圣何塞的阿尔特拉公司(AlteraCorporation公司)的2.5D多芯片接口，并且其能够在主芯片120和次级芯片140两者上实施。MDIC150的信道上通信的数据信号在本文可称作数据信号流或数据流。信道化多芯片互连接口能够同时支持多个数据流。可编程逻辑器件(PLD)结构，例如PLD结构122，能够在主芯片120上实施。若干收发器信道142能够在次级芯片140上实施。通过信道化路径146、MDIC150和信道化路径126，次级芯片140上的收发器信道142能够桥接到主芯片120上的PLD结构122。在一些实施例中，为了允许收发器信道142被桥接到PLD结构122，将信道化的多芯片互连接口(MDII130和MDIC150)定义为每信道互连(例如，每信道96个管脚)。例如，当收发器信道桥接到PLD结构122时，收发器信道142的信道7(例如，XCV7)可与信道化多芯片互连接口的一个信道(诸如MDII7)具有一对一的关系。在一些实施例中，信道化多芯片互连接口是双向接口。例如，MDIC150中的每信道96个管脚能够在主到次方向和次到主方向这两个方向上进行操作。除了收发器信道142外，协议应用层栈144(诸如外围组件互连表示(PCIe)栈)及其应用接口也能够被提供在次级芯片140上以便次级芯片140参与协议应用层而直接与主芯片120上的协议应用层124进行通信。在一些实施例中，协议应用层124需要宽通信总线(例如，超过1200个管脚)，诸如非信道化路径128和148。MDIC150的每个信道能够支持三种不同种类的数据信号：1)源同步数据；2)内存映射数据，例如用在高速时域复用(TDM)接口中的；以及3)异步带外数据信号，如用在串行移位链中的。例如，MDIC150信道中的96个管脚的6个管脚可用于异步串行移位链通信，20个管脚可被保留用于内存映射数据，而剩余的70个管脚可用于源同步数据以及各种传输时钟和异步复位信号。这三个种类的数据信号可不同地实施并用于不同功能。源同步数据是在确定时间到达并包含独立于接收系统时钟的时钟信号(“选通(strobe)”)的数据。源同步数据传输通常能够获得比实施全局时钟源拓扑的方案更高的传输速率。高速TDM接口处理源和接收点(sink)(例如，次级芯片140上的协议层FIFO和互连接口FIFO)之间的内存映射数据的同步传输。例如，如将关于图2所说明的，应用接口TxFIFO246是协议层FIFO，并且多芯片互连接口TxFIFO230n是互连接口FIFO。最后，异步串行移位链，诸如图2的串行移位链260，允许异步握手信号(例如，“发送Ready”信号或“FIFO空本文档来自技高网...

【技术保护点】
一种支持跨越具有多信道的多芯片互连的宽协议接口的方法，该方法包含：将宽协议接口的数据信号分解成多个数据流；在第一电路和第二电路间建立握手信号；通过所述多芯片互连的多个信道，将所述多个数据流从第一电路发送到第二电路；以及基于握手信号压缩所述多个数据流的每个数据流。

【技术特征摘要】
2015.09.03 US 14/844,9201.一种支持跨越具有多信道的多芯片互连的宽协议接口的方法，该方法包含：将宽协议接口的数据信号分解成多个数据流；在第一电路和第二电路间建立握手信号；通过所述多芯片互连的多个信道，将所述多个数据流从第一电路发送到第二电路；以及基于握手信号压缩所述多个数据流的每个数据流。2.权利要求1的方法，其中压缩多个数据流的每个数据流进一步包含：驱动多个数据流的第一数据流以2∶1加速比通过第一先进先出块即第一FIFO块并以1∶2减速比通过第二FIFO块；以及驱动多个数据流的第二数据流以2∶1加速比通过第三FIFO块并以1∶2减速比通过第四FIFO块。3.权利要求2的方法，进一步包含通过结合第一FIFO块和第三FIFO块以及结合第二FIFO块和第四FIFO块来结合所述多个多芯片互连信道以降低多个数据流中的偏斜。4.权利要求2的方法，进一步包含：确定协议层FIFO中剩余的容量；基于握手信号确定与第一FIFO块和第二FIFO块关联的反压延迟；以及基于反压延迟调整协议层FIFO中剩余的容量。5.权利要求1的方法，其中在第一电路和第二电路间建立握手信号进一步包含通过串行移位链发送和接收握手信号。6.权利要求1的方法，其中第一电路和第二电路是多芯片装置中的芯片。7.权利要求1的方法，进一步包含：收集与宽协议接口的数据信号关联的控制信号；以及跨越多个数据流分解控制信号。8.一种集成电路多芯片装置，包含：包含宽协议接口的第一电路，第一电路配置成将宽协议接口的数据信号分解成多个数据流；包含可编程逻辑架构的第二电路；串行移位链，配置成在第一电路和第二电路间建立握手信号；以及多个多芯片互连先进先出块即多个多芯片互连FIFO块，配置成：将多个数据流从第一电路发送到第二电路；以及基于握手信号压缩多个数据流中的每个数据流。9.权利要求8的集成电路，其中所述多个多芯片互连FIFO块进一步配置成：驱动多个数据流的第一数据流以2∶1加速比通过第一FIFO块并以1∶2减速比通过第二FIFO块；以及驱动多个数据流的第二数据流以2∶1加速比通过第三FIFO块并以1∶2减速比通过第四FIFO块。10.权利要求9的集成电路，其中多个多芯片互连FIFO块进一步配置成结合第一FIFO块和第三FIFO块以及结合第二FIFO块和第四FIFO块来降低多个数据流中的偏斜。11.权利要求9的集成电路，其中第二电路进一步配置成：确定协议层FIFO中剩余的容量；基于握手信号确定与第一FIFO块和第二FIFO块关联的反压延迟；以及基于反压延迟调整协议层FIFO中剩余的容量。12.权利要求8的集成电路，其中第一电路和第二电路是多芯片装置中的芯片。13.权利要求8的集成电路，其中第一电路进一步配置成：收集与宽协议接口的数据信号关联的控制信号；以及跨越多个数据流分解控制信号。14.一种配置可编程逻辑装置的方法，该可编程逻辑装置包含第一电路...

【专利技术属性】
技术研发人员：G·B·瓦利希斯，K·杜维尔，C·L·马乌，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US