层叠式半导体器件结构及其制作方法技术

本公开涉及层叠式半导体器件结构及其制作方法。本发明专利技术提供了一种层叠式半导体器件结构，所述层叠式半导体器件结构包括第一半导体器件和第二半导体器件。所述第一半导体器件包括由相对的侧壁部分界定的凹面部分，所述侧壁部分向外延伸来限定凹陷区域。导电层至少沿着所述凹面部分设置。所述第二半导体器件设置在所述凹陷部分内，并电连接到所述导电层。在一个实施方案中，所述层叠式半导体器件连接到导电引线框，并且至少部分地被封装主体包封。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年9月17日提交的美国临时申请No.62/219666的优先权，该申请的内容特此以引用方式并入本文。
技术介绍
本专利技术整体涉及电子器件，更具体地涉及半导体器件结构及其制造方法。金属氧化物半导体场效应晶体管(MOSFET)是广泛用于工业的常见类型功率开关器件。MOSFET器件包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区，以及邻近沟道区提供的栅极结构。栅极结构包括邻近沟道区设置并且通过薄的介电层与沟道区分离的导电栅极电极层。当MOSFET器件处于导通状态时，将电压施加到栅极结构以在源极区和漏极区之间形成导电沟道区，该导电沟道区允许电流流过该器件。在截止状态中，施加到栅极结构的任何电压都足够低以使得导电沟道不形成，并且因此电流流动不发生。在截止状态期间，该器件必须支承源极区与漏极区之间的高电压。在导通状态中，导通状态电阻(Rdson)是重要的性能参数；在截止状态中，击穿电压(BVdss)是重要的性能参数。图1示出了在DC/DC降压稳压器配置1中使用MOSFET的示例性应用的简化示意图。DC/DC降压稳压器用来逐步降低电压(同时逐步升高电流)，将电源电压最终降至输出电压。此类配置用于，例如，计算应用、游戏机应用、消费者负载点(PoL)应用及其他应用。DC/DC降压稳压器配置1包括低侧MOSFET2、高侧MOSFET3、驱动器器件6和脉冲宽度调制(PWM)器件7。MOSFET2包括源极2A、连接到接地节点5的漏极2B，以及连接到驱动器6的栅极电极2C。MOSFET3包括连接到电源节点4的源极3A、连接到MOSFET2的源极2A的漏极3B，以及连接到驱动器器件6的栅极电极3C。漏极3B和源极2A之间设置有输出节点或交换节点8。交换节点8通常连接到被配置成提供所需输出电压的至少一个储能元件，诸如电容器、电感器或这两者的组合。以往，高侧MOSFET3和低侧MOSFET2被封装成分离的器件，或被共同封装在引线框上，在第二种情况下，这两种器件以横向分离的配置设置，并由金属丝或夹片互相连接。然而，这两种方法都有局限性，包括：占用应用电路板内较大的空间，降低效率，提高组装成本，增大互连电阻，增加延迟时间，增大器件导通电阻，增强寄生效应，等等。因此，本领域希望开发用于组装功率半导体器件(诸如MOSFET器件)的方法及相应的结构。另外，要是该方法及相应结构可提供一种成本低廉的手段来组装或配置低侧MOSFET和高侧MOSFET，由此克服上文提到的种种问题及其他问题，将会十分有利。附图说明图1示出了作为本专利技术的一种示例性应用的DC/DC降压稳压器配置的示意图；图2示出了沿图3中的基准线2′-2′截取根据本专利技术的一个实施方案的层叠式半导体器件结构得到的放大横截面视图；图3示出了图2和图4所示实施方案的仰视图；图4示出了沿图3中的基准线4′-4′截取图2和图3所示实施方案得到的放大横截面视图；图5示出了根据本专利技术的一个实施方案的层叠式半导体器件结构的顶视图；图6示出了根据本专利技术的一个实施方案的MOSFET器件的局部横截面视图；图7示出了根据本专利技术的一个实施方案的层叠式半导体器件结构的横截面视图；图8示出了根据本专利技术的一个实施方案的层叠式半导体器件结构的横截面视图；图9示出了根据本专利技术的一个实施方案的层叠式半导体器件结构的横截面视图；图10至图15示出了在根据本专利技术的方法制造具有多个半导体器件的半导体晶圆的各阶段相应的局部横截面视图；图16至图17示出了根据本专利技术的替代方法制出的具有多个半导体器件的半导体晶圆的部分横截面视图；图18示出了描述用于形成根据本专利技术的层叠式半导体器件结构的方法的流程图；图19示出了根据本专利技术的一个实施方案的层叠式半导体器件结构的放大横截面视图。为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为了描述的简单，省略了公知步骤和元件的描述和细节。如本文所用，“载流电极”是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极，或者二极管的阴极或阳极，而“控制电极”是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极，或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，导电类型不仅能够逆转，而且依据说明书的描述，考虑到任何必要的电压极性逆转、晶体管类型和/或电流方向逆转等，导电类型逆转也可能实实在在地发生。为使附图简洁，器件结构的某些区域(诸如掺杂区或介电区)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可能不为直线并且拐角可能不为精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时，是指半导体区域、晶圆或衬底的表面，该表面与另一种材料(诸如电介质、绝缘体、导体或多晶半导体)形成界面。主表面可具有沿X、Y、Z方向变化的形貌特征。本文使用的术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文使用的术语只用于描述具体的实施方案，并不意在对本专利技术进行限制。本文使用的单数形式也旨在包括复数形式，除非上下文明确指出并非如此。还应当理解，术语“包括”、“包含”、“具有”和/或“含有”在本说明书中使用时，指明存在提及的特征、数字、步骤、操作、元件和/或部件，但并不排除存在或添加一个或多个其他的特征、数字、步骤、操作、元件、部件和/或这些的组合。应当理解，尽管本文可使用术语“第一”、“第二”等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本专利技术教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在…期间”、“在…同时”和“当…时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，短语“在…同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。提到“一个实施方案”，意味着结合该实施方案描述的特定的特征、结构或特性由本专利技术的至少一个实施方案采纳。因此，在本说明书通篇内的不同位置出现的短语“在一个实施方案中”，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近提到的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明，否则本文使用的短语“在…上方”或“在…上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明，否则本文使用的短语“与…重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对齐的取向、放置位置或彼此的关系。还应当理解，下文将适本文档来自技高网...

【技术保护点】
一种层叠式半导体器件结构，包括：第一半导体器件，包括：半导体材料的第一切割区域，所述第一切割区域具有第一主表面和与所述第一主表面相对的第二主表面，所述第二主表面包括由相对的侧壁部分界定的凹面部分，所述相对的侧壁部分在截面视图中从所述凹面部分向外延伸以限定凹陷区域，所述侧壁部分具有限定半导体材料的所述第一切割区域的外周边缘部段的外表面，所述侧壁部分还包括与所述外表面相对的内表面；被设置成与所述第一主表面相邻的第一有源器件区域；和被设置成邻接所述凹面部分的第一导电层；以及第二半导体器件，包括：半导体材料的第二切割区域，所述第二切割区域具有第三主表面和与所述第三主表面相对的第四主表面；和被设置成与所述第三主表面相邻的第二有源器件区域，其中：所述第二半导体器件的第一部分被电耦接到所述凹陷部分内的所述第一导电层，并且所述第二半导体器件的至少一部分被设置在所述凹陷区域内。

【技术特征摘要】
2015.09.17 US 62/219,666;2016.07.25 US 15/219,0001.一种层叠式半导体器件结构，包括：第一半导体器件，包括：半导体材料的第一切割区域，所述第一切割区域具有第一主表面和与所述第一主表面相对的第二主表面，所述第二主表面包括由相对的侧壁部分界定的凹面部分，所述相对的侧壁部分在截面视图中从所述凹面部分向外延伸以限定凹陷区域，所述侧壁部分具有限定半导体材料的所述第一切割区域的外周边缘部段的外表面，所述侧壁部分还包括与所述外表面相对的内表面；被设置成与所述第一主表面相邻的第一有源器件区域；和被设置成邻接所述凹面部分的第一导电层；以及第二半导体器件，包括：半导体材料的第二切割区域，所述第二切割区域具有第三主表面和与所述第三主表面相对的第四主表面；和被设置成与所述第三主表面相邻的第二有源器件区域，其中：所述第二半导体器件的第一部分被电耦接到所述凹陷部分内的所述第一导电层，并且所述第二半导体器件的至少一部分被设置在所述凹陷区域内。2.根据权利要求1所述的结构，还包括：包括多个导电引线结构的导电引线框；和封装主体，所述封装主体包封所述导电引线框、所述第一半导体器件和所述第二半导体器件的至少部分，其中：所述侧壁部分分别电耦接到第一导电引线结构和第二导电引线结构；所述第四主表面电耦接到第三导电引线结构；所述第一半导体器件的一部分电耦接到第四导电引线结构；并且所述第一导电引线结构、所述第二导电引线结构、所述第三导电引线结构和所述第四导电引线结构的部分暴露在所述封装主体的外部。3.根据权利要求2所述的结构，其中：所述第一半导体器件的另一个部分电耦接到第五导电引线结构；并且所述第二半导体器件的第二部分电耦接到第六导电引线结构；所述第二半导体器件的第三部分电耦接到第七导电引线结构；并且所述第五导电引线结构、所述第六导电引线结构、所述第七导电引线结构的部分暴露在所述封装主体的外部；所述第二半导体器件的所述第一部分包括栅极电极区域；并且所述第二半导体器件的所述第二部分和所述第三部分包括源极电极。4.根据权利要求3所述的结构，其中所述第二半导体器件的所述第二部分通过贯穿半导体的通孔电耦接到所述第六导电引线结构。5.根据权利要求1所述的结构，其中：所述第一半导体器件和所述第二半导体器件包括MOSFET；所述第二半导体器件在第一对相对侧上由所述侧壁部分界定；并且所述第二半导体器件的第二对相对侧横向地远离所述第一半导体器件的边缘延伸。6.一种制造层叠式半导体器件的方法，包括：提供第一半导体器件，所述第一半导体器件包括：半导体材料的第一切割区域，所述第一切割区域具有第一主表面和与所述第一主表面相对的第二主表面，所述第二主表面包括由第一侧壁部分界定的凹面部分，所述第一侧壁部分在截面视图中从所述凹面部分向外延伸以限定凹陷区域，所述第一侧壁部分具有限定半导体材料的所述第一切割区域的外周边缘部段的外表面，所述第一侧壁部分还包括与所述外表面相对的内表面；被设置成与所述第一主表面相邻...

【专利技术属性】
技术研发人员：M·J·塞登，F·J·卡尼，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US