多模分频器及其基本分频单元制造技术

本发明专利技术公开了一种多模分频器及其基本分频单元，所述多模分频器由多个所述基本分频单元级联而成。所述基本分频单元用于根据模式输入信号和控制位信号将分频输入信号的频率降低，所述基本分频单元包括四个锁存器，其中，所述基本分频单元还包括脉宽调节电路，所述脉宽调节电路用于增大所述模式输入信号的脉宽。该多模分频器中的基本分频单元能够对模式输入信号的脉宽进行拓宽，当该基本分频单元接收到的模式输入信号的脉宽不足时，该基本分频单元能够在三分频模式下输出正确的分频输出信号，使得由该基本分频单元级联而成的多模分频器能够对更高频率的分频输入信号进行分频，即实现更宽的锁定带宽。

【技术实现步骤摘要】

本专利技术涉及电子电路
，更具体地，涉及多模分频器及其基本分频单元。
技术介绍
分频器是有线和无线收发机的最核心模块之一，被广泛应用于高速通信及电路中，它的主要功能是将输入信号按一定分频比生成输出信号。多模分频器(Multi-modulusDivider,MMD)是一种可编程的分频器，它能够通过编程得到多种分频比，从而产生多种频率的输出信号。多模分频器通常应用于锁相环的反馈支路以完成频道间的切换。多模分频器可以由基本分频单元级联而成，每个基本分频单元能够根据模式输入信号实现二分频或者三分频的功能。当分频输入信号的频率达到一定值时，所述模式输入信号的脉宽不足会导致基本分频单元的三分频功能无法实现，因此，模式输入信号的脉宽能够影响分频器的锁定带宽。因此，期待进一步扩展多模分频器的锁定带宽。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术提供一种多模分频器，其具有更宽的锁定带宽。根据本专利技术的一方面，提供了一种多模分频器的基本分频单元，所述基本分频单元用于根据模式输入信号和控制位信号将分频输入信号的频率降低，所述基本分频单元包括四个锁存器，其中，所述基本分频单元还包括脉宽调节电路，所述脉宽调节电路用于增大所述模式输入信号的脉宽。优选地，所述脉宽调节电路包括：延时电路，其用于按照延迟时间将所述模式输入信号延迟，从而得到所述模式输入信号的延迟信号；与门逻辑电路，其将所述延迟信号与所述模式输入信号相与，从而得到合并信号；串联的第一反相器与第二反相器，其由所述合并信号得到所述脉宽调节电路的拓宽信号；串联的第一缓冲器与第三反相器，其由所述合并信号得到所述拓宽信号的反相信号。优选地，所述延迟时间小于第一阈值。优选地，所述第一阈值小于等于所述模式输入信号的脉宽，并且小于所述分频输入信号周期的一半。优选地，所述延迟时间可调，所述延时电路包括：反相器链，其由偶数个反相器级联而成；多路选择器，其第一输入端接收所述延迟信号，其第二输入端接收所延时控制信号，所述多路选择器具有多个输出端，所述多个输出端中的一个输出端与所述反相器链的输出端相连，所述多个输出端的其他输出端与所述反相器链中相邻反相器之间的节点相连，所述多路选择器根据所述延时控制信号将所述多个输出端中的一个连接至所述第一输入端，使得所述延时电路能够根据所述延时控制信号生成多种所述延迟时间。优选地，所述基本分频单元的所述四个锁存器包括第一锁存器、第二锁存器、第三锁存器以及第四锁存器，所述第一锁存器接收所述第二锁存器的正、负输出信号和所述第四锁存器的正、负输出信号，所述第二锁存器接收所述第一锁存器的正、负输出信号，所述第三锁存器接收所述第二锁存器的正、负输出信号、所述拓宽信号以及所述拓宽信号的反相信号，所述第四锁存器接收所述第三锁存器的正、负输出信号、所述控制位信号以及所述控制位信号的反相信号，所述四个锁存器均具有正时钟端与负时钟端，并且所述正时钟端接收的信号与所述负时钟端接收的信号反相，所述第一锁存器与第三锁存器的正时钟端均接收所述基本分频单元的所述分频输入信号，所述第二锁存器与所述第四锁存器的负时钟端均接收所述分频输入信号，所述第二锁存器的正输出信号为所述基本分频单元的所述分频输出信号，所述第三锁存器的正输出信号为所述基本分频单元的模式输出信号。优选地，所述第二锁存器的电路结构为第一结构，所述第一结构为电流模式逻辑的锁存器结构，所述电流模式逻辑的锁存器结构包括两个上拉电阻和多个晶体管。优选地，所述第一锁存器、第三锁存器和第四锁存器的电路结构均为区别于所述第一结构的第二结构，所述第二结构为包含与门逻辑以及电流模式逻辑的锁存器结构。根据本专利技术的另一方面，提供了一种多模分频器，所述多模分频器由基本分频单元级联而成，所述基本分频单元用于根据模式输入信号和控制位信号将分频输入信号的频率降低，所述基本分频单元包括四个锁存器，其中，所述基本分频单元还包括脉宽调节电路，所述脉宽调节电路用于增大所述模式输入信号的脉宽。上述优选技术方案中采用了电流模式逻辑(CurrentModeLogic,CML)结构实现采样与锁存功能，该CML结构能够实现较小的输出电压摆幅和较短的输出建立时间，因此可以达到更高的速度；并且由于CML结构是全差分结构，因此能够很好地抑制共模噪声。上述优选技术方案中将与门逻辑嵌入第一锁存器、第三锁存器和第四锁存器中，防止独立的与门电路在逻辑电路中产生较大的延时，从而进一步提高电路的工作速度。本专利技术提供的多模分频器的基本分频单元能够对模式输入信号的脉宽进行拓宽，当该基本分频单元接收到的模式输入信号的脉宽不足时，该基本分频单元能够在三分频模式下输出正确的分频输出信号，使得由该基本分频单元级联而成的多模分频器能够对更高频率的分频输入信号进行分频，即实现更宽的锁定带宽。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1示出现有的多模分频器的示意性框图。图2示出一种现有的基本分频单元的示意性电路图。图3示出现有的基本分频单元中第一锁存器或第二锁存器或第三锁存器或第四锁存器的示意性电路。图4示出本专利技术实施例的多模分频器的示意性框图。图5示出构成本专利技术实施例的基本分频单元的示意性电路。图6示出本专利技术实施例的基本分频单元中第一锁存器、第三锁存器以及第四锁存器的示意性电路。图7示出本专利技术实施例中的脉宽调节电路的第一种实施电路的示意图。图8示出本专利技术实施例中的脉宽调节电路的第一种实施电路的时序示意图。图9a与图9b分别示出如图9所示的脉宽调节电路中延时电路的示意性电路图，图9c与图9d分别示出反相器的电路示意图和缓冲器的电路示意图。图10示出本专利技术实施例的脉宽调节电路的第二种实施电路的示意图。图11示出如图10所示的脉宽调节电路中的延时电路的示意性电路图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。下面，参照附图对本专利技术进行详细说明。图1示出现有的多模分频器的示意性框图。如图1所示，多模分频器1000由多个基本分频单元100级联而成，由左至右分别为第一级基本分频单元至第n+1级基本分频单元。其中，每一个基本分频单元具有分频输入端Fin、分频输出端Fout、模式输入端Min、模式输出端Mout以及控制位端P。第一级基本分频单元的分频输入端Fin接收初始信号f(in)，第一级基本分频单元之后的每一级基本分频单元的分频输入端Fin都与其前一级基本分频单元的分频输出端Fout相连，从而在第n+1级基本分频单元的分频输出端Fout产生第一降频信号f(out)。第一级至第n+1级基本分频单元的控制位端P分别接收控制位信号P[0]至P[n]。第n+1级2/3分频电路的模式输入端Min接收高电平信号H，第n+1级基本分频单元之前的每一级基本分频单元的模式输入端Min均与其后一级的基本分频单元的模式输出端Mout相连，从而在第一级基本本文档来自技高网...

【技术保护点】
一种多模分频器的基本分频单元，所述基本分频单元用于根据模式输入信号和控制位信号将分频输入信号的频率降低，所述基本分频单元包括四个锁存器，其中，所述基本分频单元还包括脉宽调节电路，所述脉宽调节电路用于增大所述模式输入信号的脉宽。

【技术特征摘要】
1.一种多模分频器的基本分频单元，所述基本分频单元用于根据模式输入信号和控制位信号将分频输入信号的频率降低，所述基本分频单元包括四个锁存器，其中，所述基本分频单元还包括脉宽调节电路，所述脉宽调节电路用于增大所述模式输入信号的脉宽。2.根据权利要求1所述的基本分频单元，其中，所述脉宽调节电路包括：延时电路，其用于按照延迟时间将所述模式输入信号延迟，从而得到所述模式输入信号的延迟信号；与门逻辑电路，其将所述延迟信号与所述模式输入信号相与，从而得到合并信号；串联的第一反相器与第二反相器，其由所述合并信号得到所述脉宽调节电路的拓宽信号；串联的第一缓冲器与第三反相器，其由所述合并信号得到所述拓宽信号的反相信号。3.根据权利要求2所述的多模分频器，其中，所述延迟时间小于第一阈值。4.根据权利要求3所述的基本分频单元，其中，所述第一阈值小于等于所述模式输入信号的脉宽，并且小于所述分频输入信号的周期的一半。5.根据权利要求2所述的基本分频单元，其中，所述延时电路包括反相器链，所述反相器链由偶数个反相器级联而成。6.根据权利要求2所述的基本分频单元，其中，所述延时电路包括缓冲器链，所述缓冲器链由多个缓冲器器级联而成。7.根据权利要求2所述的多模分频器，所述延迟时间可调，所述延时电路包括：反相器链，其由偶数个反相器级联而成；多路选择器，其第一输入端接收所述延迟信号，其第二输入端接收所延时控制信号，所述多路选择器具有多个输出端，所述多个输出端中的一个输出端与所述反相器链的输出端相连，所述多个输出端的其他输出端与所述反相器链中相邻反相器之间的节点相连，所述多路选择器根据所述延...

【专利技术属性】
技术研发人员：马顺利，陈嘉澍，
申请(专利权)人：加特兰微电子科技上海有限公司，
类型：发明
国别省市：上海;31