高压金属氧化物半导体晶体管元件及其制造方法技术

本发明专利技术公开一种高压金属氧化物半导体晶体管元件及其制造方法。首先，提供一半导体基底以及依序堆叠于半导体基底上的一介电层与一导电层。然后，图案化导电层，以形成一栅极以及一虚置栅极，其中虚置栅极设置于栅极的一第一侧。接着，在栅极与虚置栅极之间形成一第一间隙壁，且形成一第二间隙壁于栅极相对于第一侧的一第二侧，其中第一间隙壁包括一第一凹陷。随后，移除虚置栅极。

【技术实现步骤摘要】

本专利技术涉及一种高压金属氧化物半导体晶体管元件及其制造方法，尤其是涉及一种用于降低漏电流的高压金属氧化物半导体晶体管元件及其制造方法。
技术介绍
双扩散漏极金属氧化物半导体(doublediffuseddrainmetal-oxide-semiconductor，DDDMOS)晶体管同时具有平面结构与高耐压能力，可与标准互补型晶体管元件制作工艺具有较佳的整合性，因此成为业界为一种常用的高压元件，并广泛地应用于高压的操作环境，例如：CPU的电源供应器、电源管理系统、AC/DC转换器或高频宽电源放大器。传统DDDMOS晶体管的漏极是以栅极与间隙壁为掩模通过注入制作工艺与热驱入制作工艺所形成，且被设计为重掺杂区形成于掺杂浓度较低的漂移区中，并通过漂移区耐压。然而，随着晶体管的尺寸缩小化，通过先进制作工艺所形成的间隙壁的宽度越来越薄，使得漏极越来越靠近栅极。如此一来，DDDMOS晶体管于关闭状态的漏电流(从漏极到基极)会因栅极引致漏极漏电流(gateinduceddraincurrent，GIDL)的效应而急速增加。有鉴于此，提出一种高压金属氧化物半导体晶体管元件及其制造方法，以降低漏电流，实为业界努力的目标。
技术实现思路
本专利技术的主要目的在于提供一种高压金属氧化物半导体晶体管元件及其制造方法，以降低高压金属氧化物半导体晶体管元件的漏电流。为了达到上述的目的，本专利技术提供一种高压金属氧化物半导体晶体管元件，包括一半导体基底、一栅极结构、一第一掺杂区以及一第二掺杂区。栅极结构设置于半导体基底上，并包括一栅极、一第一间隙壁以及一第二间隙壁。第一间隙壁设置于栅极的一第一侧，其中第一间隙壁包括一第一凹陷。第二间隙壁设置于栅极相对于第一侧的一第二侧。第一掺杂区设置于半导体基底中，并与第一间隙壁相邻，其中第一间隙壁设置于第一掺杂区与栅极之间。第二掺杂区设置于半导体基底中，并与第二间隙壁相邻，其中第二间隙壁设置于第二掺杂区与栅极之间。为了达到上述的目的，本专利技术另提供一种高压金属氧化物半导体晶体管元件的制作方法。首先，提供一半导体基底、一介电层以及一导电层，其中介电层与导电层依序堆叠于半导体基底上。然后，图案化导电层，以形成一栅极以及一第一虚置栅极，其中第一虚置栅极设置于栅极的一第一侧。接着，在栅极与第一虚置栅极之间的半导体基底上形成一第一间隙壁，且形成一第二间隙壁于栅极相对于第一侧的一第二侧的半导体基底上，其中第一间隙壁包括一第一凹陷。随后，移除第一虚置栅极。本专利技术的HVMOS晶体管元件的栅极与第一虚置栅极之间的间距(即第一间隙壁的宽度)设计为小于或等于第一虚置间隙壁的宽度的两倍，因此第一间隙壁自对准地形成于栅极与第一虚置栅极之间，并具有自体对称结构。再者，第一间隙壁的宽度大于第一虚置间隙壁的宽度，以避免以第一间隙壁作为掩模所形成的第一掺杂区与第二掺杂区距离栅极过近。由此，以第一间隙壁与第一虚置间隙壁为掩模所形成的第一掺杂区与栅极之间的间距可被增加，进而可降低GIDL效应，并可有效地降低HVMOS晶体管元件于关闭状态的漏电流。附图说明图1至图5为本专利技术第一实施例的高压金属氧化物半导体晶体管元件的制作方法示意图；图6与图7为本专利技术第二实施例的HVMOS晶体管元件的制作方法示意图；图8与图9为本专利技术第三实施例的HVMOS晶体管元件的制作方法示意图；图10为本专利技术第四实施例的HVMOS晶体管元件的剖面示意图；图11为本专利技术第五实施例的HVMOS晶体管元件的剖面示意图；图12为本专利技术第六实施例的HVMOS晶体管元件的剖面示意图；图13与图14为本专利技术第七实施例的HVMOS晶体管元件的制作方法示意图；图15为本专利技术第八实施例的HVMOS晶体管元件的剖面示意图。主要元件符号说明10、40、50、60高压金属氧化物半导体晶体管元件12半导体基底14介电层14a栅极介电层14b、14b’第一介电区块14c、14c’第二介电区块16导电层16a栅极16b第一虚置栅极16c第二虚置栅极16d第三虚置栅极16e第四虚置栅极18阱区20第一漂移区22第二漂移区24第一绝缘结构26第二绝缘结构28、28’、28”间隙壁材料层28a第一间隙壁281a、282a、281b、282b、281c’、282c’、281d’、282d’间隙壁部28b、28b’、28b”第二间隙壁28c、28c’第一虚置间隙壁28d、28d’第二虚置间隙壁28e第三虚置间隙壁28f第四虚置间隙壁30栅极结构32第一掺杂区34第二掺杂区36层间介电层38a、38b接触插塞42氧化层42a氧化物间隙壁44、54氮化层44a、54a氮化物间隙壁52第一氧化层52a第一氧化物间隙壁56第二氧化层56a第二氧化物间隙壁62第一虚置栅极结构64第二虚置栅极结构W1、W2、W2’、W2”、W3、W4、W5宽度R1第一凹陷R2第二凹陷具体实施方式请参考图1至图5，其绘示本专利技术第一实施例的高压(high-voltage，HV)金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件的制作方法示意图，其中图5绘示本专利技术第一实施例的HVMOS晶体管元件的剖面示意图。如图1所示，首先，提供一半导体基底12、一介电层14以及一导电层16。在本实施例中，半导体基底12可包括硅基板、外延硅基板、硅锗基板、碳化硅基板或硅覆绝缘(silicon-on-insulator，SOI)基板，但不以此为限。举例来说，半导体基底12可包括第一导电类型或第二导电类型，且在形成介电层14之前，可先于半导体基底12中形成一第一导电类型的阱区18，但本专利技术不限于此。在另一实施例中，半导体基底中也可不需形成有阱区，且半导体基底具有第一导电类型。在另一实施例中，半导体基底可包括一鳍式场效晶体管(finfieldeffecttransistor，以下简称为FinFET)的鳍片结构(图未示)。鳍片结构的形成可利用光刻暨蚀刻(photolithographicetchingpattern,PEP)、多重曝光(multipatterning)等制作工艺，优选可利用间隙壁自对准双图案法(spacerself-aligneddouble-patterning,SADP)，也就是侧壁影像转换(sidewallimagetransfer,SIT)的方式来图案化一块硅(bulksilicon)基底或硅覆绝缘基底表面的单晶硅层，而于块硅基底或硅覆绝缘基底中形成一鱼鳍状的硅薄膜，但不以此为限。在本实施例中，在形成阱区18之后，可选择性地于阱区18中形成具有第二导电类型的第一漂移区20与第二漂移区22，以用于耐压。在本实施例中，第一漂移区20与第二漂移区22可分别为浓度具有梯度变化的梯度掺杂区，但本专利技术不以此为限，也可仅为轻掺杂区。其后，可选择性于第一漂移区20的外侧与第二漂移区22的外侧的半导体基底12中分别形成一第一绝缘结构24与一第二绝缘结构26，使第一漂移区与第二漂移区位于第一绝缘结构与第二绝缘结构之间，因此第一与第二绝缘结构可用于将HVMOS晶体管10与形成于半导体基底12中的其他元件电性隔离。在本实施例中，第一绝缘结构24可与第一漂移区20相接触，且第二绝缘结构26可与本文档来自技高网...

【技术保护点】
一种高压(high‑voltage，HV)金属氧化物半导体(metal‑oxide‑semiconductor，MOS)晶体管元件，包括：半导体基底；栅极结构，设置于该半导体基底上，其中该栅极结构包括：栅极；第一间隙壁，设置于该栅极的一第一侧，其中该第一间隙壁包括第一凹陷；以及第二间隙壁，设置于该栅极相对于该第一侧的一第二侧；第一掺杂区，设置于该半导体基底中，并与该第一间隙壁相邻，其中该第一间隙壁设置于该第一掺杂区与该栅极之间；以及第二掺杂区，设置于该半导体基底中，并与该第二间隙壁相邻，其中该第二间隙壁设置于该第二掺杂区与该栅极之间。

【技术特征摘要】
1.一种高压(high-voltage，HV)金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件，包括：半导体基底；栅极结构，设置于该半导体基底上，其中该栅极结构包括：栅极；第一间隙壁，设置于该栅极的一第一侧，其中该第一间隙壁包括第一凹陷；以及第二间隙壁，设置于该栅极相对于该第一侧的一第二侧；第一掺杂区，设置于该半导体基底中，并与该第一间隙壁相邻，其中该第一间隙壁设置于该第一掺杂区与该栅极之间；以及第二掺杂区，设置于该半导体基底中，并与该第二间隙壁相邻，其中该第二间隙壁设置于该第二掺杂区与该栅极之间。2.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括彼此对称的两间隙壁部，且该两间隙壁部对称于垂直于该半导体基底的一上表面的一方向。3.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括两间隙壁部，各该间隙壁部包括一凸出的上表面，且各该凸出的上表面彼此面对并相接触，以形成该第一凹陷。4.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括第一漂移区，设置于位于该栅极的该第一侧的该半导体基底中，其中该第一掺杂区设置于该第一漂移区中，且该第一漂移区于垂直于该半导体基底的一上表面的一方向上与该栅极重叠。5.如权利要求4所述的高压金属氧化物半导体晶体管元件，还包括第二漂移区，设置于位于该栅极的该第二侧的该半导体基底中，其中该第二掺杂区设置于该第二漂移区中，且该第二漂移区于该方向上与该栅极重叠。6.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括第一虚置间隙壁，设置于该半导体基底上，其中该第一掺杂区设置于该第一虚置间隙壁与该第一间隙壁之间。7.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括虚置
\t栅极结构，设置于该半导体基底上，其中该第一掺杂区设置于该虚置栅极结构与该第一间隙壁之间，且该虚置栅极结构包括：虚置栅极；以及第一虚置间隙壁与第二虚置间隙壁，分别设置于该虚置栅极的两侧，且该第一虚置间隙壁包括第二凹陷。8.如权利要求7所述的高压金属氧化物半导体晶体管元件，其中该第一虚置间隙壁与该第一间隙壁具有相同的结构。9.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁包括第一氧化物间隙壁。10.如权利要求9所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括氮化物间隙壁，设置于该第一氧化物间隙壁上。11.如权利要求10所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括第二氧化物间隙壁，设置于该氮化物间隙壁上。12.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁的宽度介于0.01微米与0.4微米之间。13.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括两绝缘结构设置于该半导体基底中，其中该第一掺杂区与该第二掺杂区设置于该两绝缘结构之间。14.一种高压金属氧化物半导体晶体管元件的制作方法，包括：提供一半导体基底、一介电层以及一导电层，其中该介电层与该导电层依序堆叠于该半导体基底上；图案...

【专利技术属性】
技术研发人员：萧世楹，张凯焜，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71