全数字锁相回路ADPLL电路制造技术

本发明专利技术涉及一种全数字锁相回路ADPLL电路。具体的，本发明专利技术描述一种校准程序，其使用数字相位误差性能的直接测量以用于低成本个别校准全数字锁相回路ADPLL/数控振荡器DCO。数字相位误差的直接测量或数字相位误差的差用于调整所述DCO的操作点且借此减少输出信号的相位噪声。可在任何时间处执行校准从而使得例如过程、电压及温度PVT的外部因素改变可并入所述DCO的所述操作点的设定中。

【技术实现步骤摘要】

本申请案大体上涉及锁相振荡器的领域，更具体的，涉及全数字锁相回路ADPLL电路。
技术介绍
锁相回路(PLL)电路为产生具有锁定到输入参考信号的相位的相位的输出时钟信号的电子控制电路。通过使用高度稳定输入参考信号，可使输出时钟信号也高度稳定。PLL电路常用于通信装置、计算机及其它电子装置中。模拟PLL电路使用模拟组件以提供锁相架构。这些模拟组件包含相位检测器、压控振荡器(VCO)及相位检测器的VCO输出信号与输入端口之间的反馈路径。通过将输入参考信号连接到相位检测器的另一输入端口，相位检测器的输出可用于调整VCO输出信号的相位直至所述相位锁定到输入参考信号为止。还可使用全数字组件实施PLL电路。此PLL电路被称为全数字PLL(ADPLL)电路。类似其模拟对应物，ADPLL电路使用反馈路径传回数控振荡器(DCO)时钟信号以基于来自时间-数字转换器(TDC)的输出及参考相位信号产生数字相位误差信号。响应于数字相位误差信号，调整DCO时钟信号的相位。
技术实现思路
根据本专利技术一实施例，一全数字锁相回路ADPLL电路包括：数控振荡器DCO、锁定电路以及控制器电路。数控振荡器DCO用于在部分地基于数字控制字的操作点处产生振荡器输出信号；锁定电路耦合到振荡器输出信号，且锁定电路经配置以将振荡器输出信号锁定到输入参考信号，其中锁定电路进一步经配置以输出数字相位误差信号；控制器电路耦合到数字相位误差信号且经配置以响应于数字相位误差信号的一或多个值的表示与阈值之间的比较调整数字控制字。附图说明当结合附图阅读时，从以下详细描述最好地理解本专利技术的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了论述清楚起见，可任意增加或减少各种特征的尺寸。图1(a)及1(b)说明VCO输出信号振幅(Vo)随着偏置电流(IB)的变化及VCO输出信号的相位噪声随着偏置电流的变化。图2说明使用代理值Vref的VCO校准方法。图3说明根据一些实施例的全数字锁相回路(ADPLL)。图4说明根据一些实施例的用于图3的ADPLL架构的校准方法。图5说明根据一些实施例的用于在图4的动态VB控制器内使用的电阻器梯。图6说明根据一些实施例的DCO的相位噪声随着增加的数字控制字DVB的变化。图7说明根据一些实施例的用于图6的DCO的拓扑的方法。图8(a)及8(b)说明根据一些实施例的用于响应于数字相位误差信号PHE提供数字控制字DVB的方法。图9(a)及9(b)说明根据一些实施例的用于响应于数字相位误差信号PHE提供数字控制字DVB的另一方法。图10说明根据一些实施例的用于ADPLL及DCO的图4的校准方法的仿真结果。图11说明实例方法。将参考附图描述本专利技术的实施例。具体实施方式振荡器为在所要操作频率下提供载波信号的许多通信芯片及系统的组件。每年，革新带来越来越多的振荡器使用机会。这些相同市场要求也要求通信芯片以较低成本提供较好性能，即使在通信芯片数目显著增加的情况下也如此要求。减少通信芯片的成本的需要不仅推动利用较小硅区域还要求这些芯片的测试及校准变得较便宜。振荡器芯片性能高度敏感于过程、电压及温度(PVT)变化，此情况使得更加需要对每一芯片个别地测试及校准。根据市场中的这些成本压力，期望在不使用昂贵外部测试设备的情况下监视每一芯片的RF性能。不仅因为外部测试设备昂贵，还在于将芯片连接到此测试设备费时，借此进一步增加涉及的成本。因此，鉴于这些成本压力，期望寻找解决方案借以可针对每一芯片容易且快速地评估性能。振荡器设计的两大市场驱动者为物联网(IoT)市场分块及可穿戴应用市场分块。IoT市场分块及可穿戴应用市场分块两者都是低功耗为重要约束条件的新兴区域。预计IoT市场分块在接下来的20年里将出售500亿到800亿之间的IoT装置。然而，IoT分块的装置及许多可穿戴应用装置都不可电池操作或连接到电力供应器。实际上，这些装置需要支持超低功率消耗约束条件及/或从环境收集能量。此外，通信芯片的RF性能的关键要素为所得振荡器的相位噪声性能。相位噪声性能与电流消耗成反比。换句话说，相位噪声性能改进以振荡器中的偏置电流增加为代价。然而，如上文所提到，低电流消耗为重要设计约束条件，且因此确定如何最佳地优化振荡器设计的相位噪声性能及电流消耗两者是重要的。更特定来说，目标为需要在特定(低)电流消耗水平下实现所要相位噪声性能以便满足(例如)IoT及可穿戴应用的预计市场应用要求。除上文的功率消耗设计约束条件之外，还需持续数字化电路，包含RF电路。电路数字化带来用其模拟等效物无法容易地获得的控制水平、可预测性水平、再现性水平及可缩放性水平。PLL电路也经数字化且其数字等效物被称作ADPLL电路。ADPLL电路的一个组件为数控振荡器(DCO)。DCO为数字组件，这是因为其输入信号及输出信号(时钟输出信号)为数字信号。尽管输入及输出信号具有数字本质，DCO仍然含有模拟组件。DCO的这些模拟组件要求人工微调及校准以确保达成所要性能。此人工微调、测试及校准带来额外成本。虽然蜂窝式及某些其它市场应用可能够支持额外成本，但IoT装置及可穿戴应用装置无法支持此额外成本。已多次描述VCO电路的测试及校准，例如由贝尔尼等人描述的方法(阿克塞尔D.贝尔尼等人的“具有1.3-GHZ调谐范围及数字振幅校准的1.8-GHzLCVCO”，IEEEJ.固态电路，第909到917页，2005年4月)。在贝尔尼方法中，VCO电路的相位噪声性能与偏置电流之间的关系用于测试、调谐及校准VCO电路。图1(a)及1(b)(从贝尔尼论文复制)说明此关系，其中图1(a)说明VCO输出信号振幅(Vo)随着偏置电流(IB)的变化，而图1(b)说明VCO输出信号的相位噪声随着偏置电流的变化。这些图还识别两种状态，电流受限(I-受限)状态及电压受限(V-受限)状态。如图1(a)及1(b)中所展示，在电流受限状态中，归因于信号振幅增加及相位噪声降低，偏置电流的增加带来经改进信噪比。在电压受限状态中，信号振幅趋平(到Vmax)而相位噪声增加以借此带来降低的信噪比。图1(a)说明信号振幅的趋平效应。因此，理想操作点在电流受限状态与电压受限状态之间的交汇处。此理想操作点展示于IB,opt的偏置电流处。为利用此关系，贝尔尼方法通过将其输出信号转递到用于检测输出信号的振幅的峰值检测器来调谐及校准VCO。图2(也从贝尔尼论文复制)说明贝尔尼方法。VCO核心210输出提供到峰值检测器220的VCO输出信号Vo。峰值检测器220的输出提供到比较器230。比较器230的输出提供到数字状态机240。数字状态机240的输出作为N位信号提供到反馈路径260。反馈路径260又经提供以调整VCO核心210中的偏置电流源270。参考电压Vref提供到数/模转换器(DAC)250，转换器的输出又提供到比较器230。贝尔尼方法如下起作用。从先前确定了解，Vref已知为VCO核心210的理想操作点的位置。峰值检测器220在任何给定时间点处提供对应于VCO核心210的输出信号的振幅的输出。通过比较此振幅与Vref，比较器230可识别偏置电流源270是应增加还是降低以便将VCO核心210的操作点朝向其理想操作点移动。比较器230提供指示是要求本文档来自技高网...

【技术保护点】
一种全数字锁相回路ADPLL电路，其包括：数控振荡器DCO，其经配置以用于在部分地基于数字控制字的操作点处产生振荡器输出信号；锁定电路，其耦合到所述振荡器输出信号，所述锁定电路经配置以将所述振荡器输出信号锁定到输入参考信号，其中所述锁定电路进一步经配置以输出数字相位误差信号；及控制器电路，其耦合到所述数字相位误差信号且经配置以响应于所述数字相位误差信号的一或多个值的表示与阈值之间的比较调整所述数字控制字。

【技术特征摘要】
2015.09.09 US 14/848,7131.一种全数字锁相回路ADPLL电路，其包括：数控振荡器DCO，其经配置以用于在部分地基于数字控制字的操作点处产生振荡器输出信号；锁定电路，其耦合到所述振荡器...

【专利技术属性】
技术研发人员：郭丰维，颜广恺，简骏业，周淳朴，罗伯特·波格丹·塔兹斯基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71