具扫描测试的集成电路及其测试方法技术

本发明专利技术是一种具扫描测试的集成电路及其测试方法，本发明专利技术提供包含一扫描致能讯号与一扫描输入讯号的一复合输入讯号，并藉由一处理电路将复合输入讯号分时输出扫描致能讯号与扫描输入讯号。如此，可减少集成电路的接脚数量，进而达到减少制造成本与电路面积的目的。

【技术实现步骤摘要】

本专利技术是关于一种集成电路及其测试方法，尤指一种具扫描测试的集成电路及其测试方法。
技术介绍
现今集成电路(IC)的功能愈趋强大，所以其具有更多的复杂逻辑设计，如此导致需要更多的精密测试，以确认其功能正常。IC的测试包含对一电路的输入应用多重测试型样(pattern)，以及监控其输出以侦测故障的发生。故障涵盖率(faultcoverage)指的是测试型样用于侦测集成电路的潜在故障的效率。为了减少测试一集成电路所需的努力和花费，结构测试兴起成为功能性测试的一种替代方案。在一结构性测试中，IC的内部储存组件被用来控制和观察内部逻辑。一般藉由输入多重测试型样至集成电路内部，以进行测试，现今技术是将多个缓存器串联在一起，以暂存该些多重测试型样，以进行测试。此技术称为“扫描测试”。一般来说，扫描测试牵涉到提供一扫描链，其包含多个互相连接的多任务器和正反器，其连接至集成电路的组合逻辑。扫描链长度上可为数以千百计的正反器。一般为了提升故障涵盖率，可使用决定性的自动测试型样产生(AutomaticTestPatternGeneration，ATPG)器，以产生适当型样，使测试的故障涵盖率接近100％。然而，如图1所示，其为现有具扫描测试的集成电路的电路方块图。如图所示，现有具扫描测试的集成电路10包含一扫描链100，扫描链100接收一时脉讯号CLK、一扫描致能讯号SE、一扫描输入讯号SI与一重置讯号RST，扫描链100耦接一待测电路(图中未示)，扫描链100依据时脉讯号CLK、扫描致能讯号SE、扫描输入讯号SI与重置讯号RST，而对待测电路进行扫描测试，并输出一扫描输出讯号SO，而进行比对，以得知待测电路是否有误。由上述可知，现有具扫描测试的集成电路10必需接收四个输入讯号(时脉讯号CLK、扫描致能讯号SE、扫描输入讯号SI与重置讯号RST)及输出一个扫描输出讯号SO，即现有集成电路10势必需要至少有五个接脚，才能使得集成电路10完整进行扫描测试。如此，将无法降低集成电路的制造成本与电路面积。因此，本专利技术针对上述问题提供了一种具扫描测试的集成电路及其测试方法，以解决上述习用技术的问题。
技术实现思路
本专利技术的一目的，在于提供一种具扫描测试的集成电路及其测试方法，其藉由提供内部包含扫描致能讯号与扫描输入讯号的复合输入讯号，并藉由处理电路将复合输入讯号分时而输出扫描致能讯号与扫描输入讯号，以减少集成电路的接脚数量，进而减少制造成本与电路面积。本专利技术的一目的，在于提供一种具扫描测试的集成电路及其测试方法，其于集成电路内部设置时脉产生单元，以提供扫描链所需的时脉讯号，如此，可减少集成电路所需的接脚数量，进而减少制造成本与电路面积。本专利技术的一目的，在于提供一种具扫描测试的集成电路及其测试方法，其藉由处理电路分别于时脉讯号的正缘、负缘输出扫描输入讯号至扫描链及输出该扫描输出讯号至主机，以合并用于输入复合输入讯号的接脚及用于输出该扫描输出讯号的接脚，进而减少集成电路的制造成本与电路面积。本专利技术揭示了一种具扫描测试的集成电路，其包含：一接脚，其接收一复合输入讯号，复合输入讯号包含一扫描输入讯号与一扫描致能讯号；一处理电路，其耦接接脚，于进行一扫描测试而测试一待测电路时，处理电路接收一第一时脉讯号与复合输入讯号，并转换第一时脉讯号为一第二时脉讯号，且将复合输入讯号分时而输出扫描输入讯号与扫描致能讯号；以及一扫描链，其接收第二时脉讯号、扫描输入讯号与扫描致能讯号，并依据第二时脉讯号与扫描致能讯号写入扫描输入讯号或一数据输入讯号，而进行扫描测试。本专利技术更揭示了一种集成电路的测试方法，集成电路具有一扫描链，以对一待测电路进行一扫描测试，测试方法包含下列步骤：提供一第一时脉讯号与一复合输入讯号，复合输入讯号包含一扫描输入讯号与一扫描致能讯号；转换第一时脉讯号为一第二时脉讯号，而提供至扫描链，且将复合输入讯号分时而输出扫描输入讯号与扫描致能讯号至扫描链；以及扫描链依据第二时脉讯号与扫描致能讯号选择写入扫描输入讯号或一数据输入讯号，而进行扫描测试。附图说明图1为现有具扫描测试的集成电路的电路方块图；图2为本专利技术的一较佳实施例的具扫描测试的集成电路的电路方块图；图3为本专利技术的一较佳实施例的扫描链的电路方块图；图4为本专利技术的一较佳实施例的脉波示意图；图5为本专利技术的另一较佳实施例的具扫描测试的集成电路的电路方块图；图6为本专利技术的又一较佳实施例的具扫描测试的集成电路的电路方块图；以及图7为本专利技术的再一较佳实施例的具扫描测试的集成电路的电路方块图。【图号对照说明】10、20集成电路30主机100、202扫描链204时脉产生单元200处理电路2020、2022扫描单元1第一输入端0第二输入端CK时脉输入端CLK时脉讯号CLK1第一时脉讯号CLK2第二时脉讯号CUT待测电路C预定时脉CT控制端D数据输入端DI数据输入讯号FF正反器IN复合输入讯号MUX多任务器PIN1-PIN3接脚Q输出端R重置端RST重置讯号SC控制讯号SE扫描致能讯号SI扫描输入讯号SO扫描输出讯号T1延迟时间T2预致时间具体实施方式为了使本专利技术的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：请参阅图2，其为本专利技术的一较佳实施例的具扫描测试的集成电路的电路方块图。如图所示，本实施例的集成电路20包含一处理电路200、一扫描链202与复数接脚PIN1-PIN3。处理电路200耦接该些接脚PIN1与PIN2，且于进行一扫描测试而测试一待测电路CUT(图3)时，处理电路200经由接脚PIN1与PIN2而接收来自一主机30所输出的一第一时脉讯号CLK1与包含一扫描致能讯号SE与一扫描输入讯号SI的一复合输入讯号IN，且转换第一时脉讯号CLK1为一第二时脉讯号CLK2，另外将复合输入讯号IN分时而输出扫描致能讯号SE与扫描输入讯号SI。扫描链202耦接处理电路200，并接收第二时脉讯号CLK2、扫描致能讯号SE与扫描输入讯号SI，并依据第二时脉讯号CLK2与扫描致能讯号SE而写入扫描输入讯号SI或一数据输入讯号DI(图3)，以进行扫描测试，并经由接脚PIN3输出一扫描输出讯号SO。于本实施例中，扫描输出讯号SO传输至主机30，而进行比对，以得知待测电路CUT是否有误。扫描测试为本领域技术人员所熟知的技术，所以于此不再详述。请一并参阅图3，其为本专利技术的一较佳实施例的扫描链的电路方块图。如图所示，扫描链202包含复数扫描单元2020与2022，该些扫描单元2020、2022分别包含一多任务器MUX与一正反器FF。多任务器MUX具有一第一输入端1、一第二输入端0与一控制端CT，第一输入端1接收扫描输入讯号SI，第二输入端0接收由待测电路CUT所输出的数据输入讯号DI，控制端CT则接收扫描致能讯号SE，多任务器MUX受控于扫描致能讯号SE而选择输出扫描输入讯号SI或数据输入讯号DI。于此实施例中，当扫描致能讯号SE为高准位时，多任务器MUX输出扫描输入讯号SI，而当扫描致能讯号SE为低准位时，多任务器MUX输出数据输入讯号DI，但本专利技术并不以此为限。正反器FF具有一数据输入端D与一时脉输入端CK，数据输入端D接收多任务器MUX输出的讯号(扫描输入讯号SI本文档来自技高网...

【技术保护点】
一种具扫描测试的集成电路，其特征在于，其包含：一接脚，接收一复合输入讯号，该复合输入讯号包含一扫描输入讯号与一扫描致能讯号；一处理电路，耦接该接脚，于进行一扫描测试而测试一待测电路时，该处理电路接收一第一时脉讯号与该复合输入讯号，并转换该第一时脉讯号为一第二时脉讯号，且将该复合输入讯号分时而输出该扫描输入讯号与该扫描致能讯号；以及一扫描链，接收该第二时脉讯号、该扫描输入讯号与该扫描致能讯号，并依据该第二时脉讯号与该扫描致能讯号写入该扫描输入讯号或一数据输入讯号，而进行该扫描测试。

【技术特征摘要】
2015.09.14 TW 1041303511.一种具扫描测试的集成电路，其特征在于，其包含：一接脚，接收一复合输入讯号，该复合输入讯号包含一扫描输入讯号与一扫描致能讯号；一处理电路，耦接该接脚，于进行一扫描测试而测试一待测电路时，该处理电路接收一第一时脉讯号与该复合输入讯号，并转换该第一时脉讯号为一第二时脉讯号，且将该复合输入讯号分时而输出该扫描输入讯号与该扫描致能讯号；以及一扫描链，接收该第二时脉讯号、该扫描输入讯号与该扫描致能讯号，并依据该第二时脉讯号与该扫描致能讯号写入该扫描输入讯号或一数据输入讯号，而进行该扫描测试。2.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该复合输入讯号更包含一重置讯号，该处理电路更将该复合输入讯号分时而输出该重置讯号，该扫描链受控于该重置讯号而进行重置。3.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该处理电路将该第一时脉讯号输出为该第二时脉讯号，并将该复合输入讯号输出为该扫描输入讯号，于该扫描测试的一转移输入时间或一转移输出时间时。4.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该处理电路将该第一时脉讯号的至少一时脉输出为该第二时脉讯号，并依据该第一时脉讯号撷取该复合输入讯号的该扫描致能讯号的准位，以输出该扫描致能讯号，于该扫描测试的一撷取时间时。5.如权利要求4所述的具扫描测试的集成电路，其特征在于，其中该复合输入讯号更包含一重置讯号，于该撷取时间中，该处理电路更依据该第一时脉讯号撷取该复合输入讯号的该重置讯号的准位，以输出该重置讯号，而重置该扫描链，该处理电路于不同时序撷取该复合输入讯号的该扫描致能讯号与该重置讯号的准位。6.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中于该扫描测试的一转移输入/输出时间时，该处理电路于该第一时脉讯号的正缘时，接收该复合输入讯号，并分时该复合输入讯号而输出该扫描输入讯号，该处理电路于该第一时脉讯号的负缘时，将该扫描链输出的一扫描输出讯号传输至该接脚而输出。7.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该复合输入讯号更包含一控制讯...

【专利技术属性】
技术研发人员：周文华，傅国尧，李冠仑，曾才旺，
申请(专利权)人：汤铭科技股份有限公司，
类型：发明
国别省市：中国台湾;71