存储装置及用于访问存储装置的控制方法制造方法及图纸

本发明专利技术提供一种存储装置及用于访问存储装置的控制方法。存储装置包含多个存储库，每个存储库具有库指标并包含多个库存储单元，用于储存与对应于库指标的逻辑地址相关联的数据；至少一个缓冲库，每个缓冲库包含多个缓冲存储单元；以及控制器，在第一时钟周期接收至少一读指令以及至少一写指令，其中至少一读指令及至少一写指令请求访问多个存储库中的特定存储库，若至少一读指令及至少一写指令的访问请求超出特定存储库的带宽限制，控制器利用至少一缓冲库来完成至少一读指令及至少一写指令。本发明专利技术的存储装置及用于访问存储装置的控制方法可以增加存储装置的带宽。

【技术实现步骤摘要】

本专利技术有关于多端口存储装置，更具体来说，有关于用于增加多端口存储装置带宽的控制方法以及对应存储装置。
技术介绍
目前半导体和电子行业的发展趋势需要存储装置更小、速度更快，需要更少的功耗。这些趋势的一个原因是更多相对较小和更加便携式的个人装置被制造出来，从而依赖电池供电。除了较小和更加便携式之外，个人装置也需要增加内存和更多计算能力和速度。由于这些趋势，本领域内对于用于提供存储装置的核心功能的更小尺寸、更快速度、更高容量，以及更低功耗的存储单元和晶体管有增长的需求。各个电子装置的处理器的速度持续增长。具体来说，半导体晶体管的尺寸的减小以及这些晶体管的操作电压的减小允许处理器时钟以更快速率运行。从而，基于静态随机存取存储器(SRAM)的高速缓存存储器系统经常被用到。相比DRAM装置，SRAM装置以更快速率运行，但是SRAM具有较低储存密度，功耗更大，并且更贵。
技术实现思路
有鉴于此，本专利技术特提供以下技术方案：本专利技术实施例提供一种存储装置，包含多个存储库，每个存储库具有库指标并包含多个库存储单元，用于储存与对应于库指标的逻辑地址相关联的数据；至少一个缓冲库，每个缓冲库包含多个缓冲存储单元；以及控制器，在第一时钟周期接收至少一读指令以及至少一写指令，其中至少一读指令及至少一写指令请求访问多个存储库中的特定存储库，若至少一读指令及至少一写指令的访问请求超出特定存储库的带宽限制，控制器利用至少一缓冲库来完成至少一读指令及至少一写指令。本专利技术实施例另提供一种用于访问存储装置的控制方法，其中存储装置包含多个存储库和至少一缓冲库，用于访问存储装置的控制方法包含在第一时钟周期接收至少一读指令以及至少一写指令，其中至少一读指令及至少一写指令请求访问多个存储库中的特定存储库；以及当至少一读指令及至少一写指令的访问请求超出特定存储库的带宽限制时，利用至少一缓冲库来完成至少一读指令及至少一写指令，其中多个存储库中的每一个存储库具有库指标并包含多个库存储单元，用于储存与对应于库指标的逻辑地址相关联的数据，且至少一个缓冲库中的每一个缓冲库包含多个缓冲存储单元。以上的存储装置及用于访问存储装置的控制方法可以增加存储装置的带宽。【附图说明】图1是依据本专利技术实施例的多端口存储装置的示意图。图2是依据本专利技术实施例的两端口存储装置的示意图。图3是依据本专利技术实施例的存储装置的控制方法。图4是依据图3的控制方法的图2的存储装置的总线的波形示意图。图5A-5D是依据本专利技术另一实施例的两端口延迟降低存储装置的示意图。图6A-6C作为时钟周期T3期间存储装置的详细操作的流程图。图7A-7B是图5A-5D的存储装置的总线的波形示意图。图8是依据本专利技术另一实施例的两端口延迟降低存储装置的示意图。图9A-9C是依据本专利技术另一实施例的延迟降低存储装置的控制方法。图10是依据图9A-9C的控制方法的图8的存储装置的总线的波形示意图。图11是依据本专利技术实施例图9A-9C的控制方法的写至缓冲库操作的流程图。【具体实施方式】在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在通篇说明书及权利要求书当中所提及的「包含」是开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。图1是依据本专利技术实施例的多端口存储装置100的示意图。存储装置100包含控制器110和存储电路120，其中存储装置100可依据来自其他装置(例如，主机)的时钟信号clk通过用于读的总线RD_Bus和用于写的总线WR_Bus被其他装置访问。存储电路120包含主体部分160和缓冲部分170，其中主体部分160包含多个存储库BK1-BKn，缓冲部分170包含一个或多个缓冲库。存储库BK1-BKn中的每一个具有单独的库指标，并包含多个存储单元U1用于存储与对应于库指标的逻辑地址相关联的数据。此外，缓冲库Buf1-Bufm中的每一个包含多个存储单元U2用于当访问请求超出存储库BK1-BKn之一的带宽限制时，访问该存储库BK1-BKn之一。控制器110包含地址解码器130、冲突探测器140以及访问管理单元150。地址解码器130将来自总线RD_Bus和WR_Bus的逻辑地址翻译成对应的物理地址以及对应的库指标。冲突探测器140依据写指令和读指令的物理地址探测写指令和读指令是否在相同的物理存储库冲突。访问管理单元150管理存储电路120的存储库BK1-BKn以及缓冲库Buf1-Bufm的访问序列。请注意，存储装置100的端口号依据各个应用决定。此外，存储库BK1-BKn中的每一个可以是具有多个R/W端口的存储库，或者是具有多个读端口与多个写端口合并的存储库。具体来说，多个存储库用于增加存储装置100的总存储带宽。存储装置100可以是两端口(twoport)(1R1W)存储装置、双端口(dualport)(2RW)存储装置、2读1写(2R1W)端口存储装置、1读2写(1R2W)端口存储装置，或者2读2写(2R2W)存储装置，但并不限于此。具体来说，本专利技术的存储装置的类型依据存储装置内的存储库的类型以及存储装置内的缓冲库的类型来决定。图2是依据本专利技术实施例的两端口存储装置200的示意图。两端口存储装置200包含控制器210和存储电路220，其中存储电路220包含主体部分230和缓冲部分240。主体部分230包含8个存储库BK1-BK8，存储库BK1-BK8中的每一个是具有1024个存储单元U1的单端口存储库。在本实施例中，控制器210依据总线RD_Bus和WR_Bus和时钟信号clk访问存储电路220。此外，控制器210可通过对应总线访问存储库BK1-BK8中的每一个。举例来说，控制器210可通过总线bk1_Bus访问存储库BK1，通过总线bk2_Bus访问存储库BK2，等等。缓冲部分240包含缓冲库BUF，缓冲库BUF是具有1024个存储单元U2的两端口存储库，其中每一存储单元U2包含数据区域和指示符区域。在本实施例中，控制器210可通过总线buf_Bus访问缓冲库BUF的数据区域，以及通过总线Indc访问缓冲库UBF的指示符区域。缓冲库BUF的存储单元U2的数量等于存储库BK1-BK8的每一个的存储单元U1的数量。此外，存储库BK1-BK8的每一个的存储单元U1具有对应于缓冲库BUF的相同存储单元U2的相同入口指标。在一个实施例中，缓冲库BUF包含2048个存储单元U2，即，缓冲库BUF的存储单元U2的数量大于存储库BK1-BK8的每一个的存储单元U1的数量。举例来说，存储单元U2被分为两部分，其中存储单元U2的一半用于完成对奇数存储库(例如，BK1、BK3、BK5及BK7)的访问，存储单元U2的另一半用于完成对偶数存储库(例如，BK2、BK4、BK6及BK8)的访问。图3是依据本专利技术实施例的存储装置的控制方法，而图4是依据图3的控制方法的本文档来自技高网...

【技术保护点】
一种存储装置，其特征在于，包含:多个存储库，每个存储库具有库指标并包含多个库存储单元，用于储存与对应于所述库指标的逻辑地址相关联的数据；至少一个缓冲库，每个缓冲库包含多个缓冲存储单元；以及控制器，在第一时钟周期接收至少一读指令以及至少一写指令，其中所述至少一读指令及所述至少一写指令请求访问所述多个存储库中的特定存储库，若所述至少一读指令及所述至少一写指令的访问请求超出所述特定存储库的带宽限制，所述控制器利用所述至少一缓冲库来完成所述至少一读指令及所述至少一写指令。

【技术特征摘要】
2015.09.11 US 14/851,2081.一种存储装置，其特征在于，包含:多个存储库，每个存储库具有库指标并包含多个库存储单元，用于储存与对应于所述库指标的逻辑地址相关联的数据；至少一个缓冲库，每个缓冲库包含多个缓冲存储单元；以及控制器，在第一时钟周期接收至少一读指令以及至少一写指令，其中所述至少一读指令及所述至少一写指令请求访问所述多个存储库中的特定存储库，若所述至少一读指令及所述至少一写指令的访问请求超出所述特定存储库的带宽限制，所述控制器利用所述至少一缓冲库来完成所述至少一读指令及所述至少一写指令。2.根据权利要求1所述的存储装置，其特征在于，所述至少一缓冲库中的每一个的所述多个缓冲存储单元的数量等于所述多个存储库中的每一个的所述多个库存储单元的数量，且所述多个存储库的所述多个库存储单元具有对应于所述至少一缓冲库中的每一个的相同缓冲存储单元相同的入口指标。3.根据权利要求1所述的存储装置，其特征在于，所述至少一缓冲库中的每一个的所述多个缓冲存储单元的数量大于所述多个存储库中的每一个的所述多个库存储单元的数量。4.根据权利要求1所述的存储装置，其特征在于，所述至少一缓冲库能够同时写和读，其中所述多个存储库中的每一个以及所述至少一缓冲库能够同时工作，也可彼此独立工作。5.根据权利要求1所述的存储装置，其特征在于，当所述至少一读指令及所述至少一写指令的所述访问请求超出所述特定存储库的所述带宽限制时，所述控制器依据写指令和读指令的多个逻辑地址以及所述至少一缓冲库的所述缓冲存储单元的指示符决定是否存在冲突，其中所述缓冲存储单元具有对应于所述多个逻辑地址的入口指标，其中当没有冲突存在时，所述控制器依据所述写指令的所述逻辑地址以及具有对应于所述多个逻辑地址的所述入口指标的所述缓冲存储单元的所述指示符将对应于所述写指令的第一数据储存至所述存储库的所述库存储单元或所述缓冲存储单元，并依据所述读指令的逻辑地址以及具有对应于所述多个逻辑地址的所述入口指标的所述缓冲存储单元的所述指示符读所述存储库的所述库存储单元或所述缓冲存储单元，以及当所述冲突存在，并且对应于所述读指令的读数据储存于所述存储库的所述库存储单元时，所述控制器执行写至缓冲库操作。6.根据权利要求5所述的存储装置，其特征在于，当所述冲突存在时，所述控制器在紧随所述第一时钟周期之后的第二时钟周期读取所述特定存储库的所述库存储单元或所述缓冲存储单元，以及当所述写至缓冲库操作被执行之后，所述控制器决定对应于所述写指令的所述逻辑地址的所述缓冲库的特定缓冲存储单元是否为空白，以及若所述特定缓冲存储单元是空白的，所述控制器将所述第一数据储存至所述特定缓冲存储单元，并将所述特定存储库的库指标储存至所述特定缓冲存储单元作为库指示符，且若所述特定缓冲存储单元不是空白的，所述控制器将储存于所述特定缓冲存储单元的第二数据移动至所述存储库的所述库存储单元，其中所述存储库具有对应于所述特定缓冲存储单元的所述库指示符的所述库指标，并在所述第二数据被移动之后，将所述第一数据储存至所述特定缓冲存储单元，并更新所述库指示符。7.根据权利要求5所述的存储装置，其特征在于，所述控制器依据所述读指令的所述逻辑地址在所述第一时钟周期读取所述特定存储库的所述库存储单元。8.根据权利要求5所述的存储装置，其特征在于，当所述冲突存在时，所述控制器更利用多个缓冲库执行所述写至缓冲库操作，且所述控制器决定对应于所述写指令的所述逻辑地址的第一缓冲库的特定缓冲存储单元是否是空白的，若所述特定缓冲存储单元不是空白的，且所述第一缓冲库的所述特定缓冲存储单元的库指示符对应于所述读指令或所述写指令的所述逻辑地址，所述控制器将储存于所述第一缓冲库的所述特定缓冲存储单元中的所述库指示符和第二数据移动至第二缓冲库，其中所述第二缓冲库在紧随所述第一时钟周期之后的第二时钟周期没有切换回冲突。9.根据权利要求5所述的存储装置，其特征在于，当所述冲突存在时，所述控制器更利用至少一寄存器存储单元执行所述写至缓冲库操作，且所述控制器决定对应于所述写指令的所述逻辑地址的所述缓冲库的特定缓冲存储单元是否是空白的，若所述缓冲库的所述特定缓冲存储单元不是空白的，且来自于所述缓冲库的所述特定缓冲存储单元的库指示符对应于所述读指令或所述写指令的所述逻辑地址，所述控制器在所述第一时钟周期将储存于所述缓冲库中的所述特定缓冲存储单元中的所述库指示符和第二数据移动至所述寄存器存储单元。10.根据权利要求9所述的存储装置，其特征在于，所述控制器在紧随所述第一时钟周期的第二时钟周期内将储存于所述寄存器存储单元的所述第二数据移动至具有对应于所述库指示符的所述库指标的所述多个库存储单元之一。11.根据权利要求10所述的存储装置，其特征在于，所述控制器更在所述第一时钟周期内将所述读指令或所述写指令的所述逻辑地址储存至所述寄存器存储单元，以便将所述第二数据移动至所述存储库中对应于所述逻辑地址的所述库存储单元。12.一种用于访问存储装置的控制方法，其特征在于，所述存储装置包含多个存储库和至少一缓冲库，所述用于访问存储装置的控制方法包含：在第一时钟周期接收至少一读指令以及至少一写指令，其中所述至少一...

【专利技术属性】
技术研发人员：陈俊宏，陈宜弘，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71